24C01A的Verilog HDL仿真代碼,用于I2C接口模塊的測試,由北京郵電大學《VerilogHDL設計與EDA技術基礎》教師編寫
資源簡介:24C01A的Verilog HDL仿真代碼,用于I2C接口模塊的測試,由北京郵電大學《VerilogHDL設計與EDA技術基礎》教師編寫
上傳時間: 2016-03-03
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資源簡介:包含了四位計數器等基本數字模塊的的Verilog HDL程序代碼,該功能實現,可以直接利用DC進行綜合,得到硬件電路,亦能夠轉換成VHDL語言進行綜合
上傳時間: 2013-12-19
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資源簡介:通用串行異步收發器8251的Verilog HDL源代碼,經過仿真驗證。
上傳時間: 2015-11-21
上傳用戶:lizhizheng88
資源簡介:UART轉I2C的Verilog HDL代碼,由北京郵電大學《VerilogHDL設計與EDA技術基礎》教師編寫
上傳時間: 2014-08-03
上傳用戶:zhuoying119
資源簡介:VGA實驗的Verilog HDL代碼用于FPGA
上傳時間: 2014-12-07
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資源簡介:PWM的Verilog HDL代碼用于FPGA
上傳時間: 2013-12-22
上傳用戶:zhanditian
資源簡介:包中包括, DW8051完整的Verilog HDL代碼 兩本手冊: DesignWare Library DW8051 MacroCell, Datasheet DesignWare DW8051 MacroCell Databook 三篇51論文: 基于IP 核的PSTN 短消息終端SoC 軟硬件協同設計 Embedded TCP/ IP Chip Based on DW8051 Core ...
上傳時間: 2013-12-21
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資源簡介:基于FPGA的多功能數字鐘的設計與實現 內附有詳盡的Verilog HDL源碼,其功能主要有:時間設置,時間顯示,跑表,分頻,日期設置,日期顯示等
上傳時間: 2013-08-18
上傳用戶:問題問題
資源簡介:用于計算CRC的Verilog HDL源碼
上傳時間: 2015-02-07
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資源簡介:我用過的Verilog HDL寫的SDRAM core源程序,經過測試應用
上傳時間: 2015-03-31
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資源簡介:11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間: 2013-12-28
上傳用戶:ouyangtongze
資源簡介:matlab語言 編寫的電力系統仿真代碼
上傳時間: 2014-12-20
上傳用戶:bcjtao
資源簡介:是關于dct的Verilog HDL源代碼和測試程序
上傳時間: 2014-06-15
上傳用戶:四只眼
資源簡介:FPGA/CPLD應用,uart的Verilog HDL原碼
上傳時間: 2013-12-28
上傳用戶:lizhizheng88
資源簡介:NS2的dsr-ocean仿真代碼,對學習研究NS2的人非常有研究價值
上傳時間: 2015-08-20
上傳用戶:s363994250
資源簡介:王金明的Verilog HDL程序集合,包含各個常用的程序
上傳時間: 2013-11-26
上傳用戶:星仔
資源簡介:基本運算邏輯和它們的Verilog HDL模型
上傳時間: 2015-09-17
上傳用戶:qw12
資源簡介:aes算法的Verilog HDL實現,供給大家作為參考 。
上傳時間: 2013-12-18
上傳用戶:gundan
資源簡介:無線局域網情況下OFDM的信道分配仿真代碼
上傳時間: 2015-10-18
上傳用戶:cxl274287265
資源簡介:這是一個數字時鐘的Verilog程序 仿真通過 能實現秒 分 時 計時
上傳時間: 2013-12-19
上傳用戶:TF2015
資源簡介:Hynix公司8M byte sdr sdram的Verilog語言仿真實現。
上傳時間: 2014-12-04
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資源簡介:算術處理器的Verilog HDL的源代碼
上傳時間: 2016-01-07
上傳用戶:bjgaofei
資源簡介:ps2接口的Verilog HDL源代碼
上傳時間: 2016-01-07
上傳用戶:杜瑩12345
資源簡介:用于生成GF(2^m)有限域中乘法器的Verilog HDL源文件的C程序
上傳時間: 2016-01-15
上傳用戶:王楚楚
資源簡介:用于生成GF(2^m)有限域中常數乘法器的Verilog HDL源文件的C程序
上傳時間: 2016-01-15
上傳用戶:chenbhdt
資源簡介:用于生成GF(2^m)有限域元素求逆器的Verilog HDL源文件的C程序
上傳時間: 2014-01-13
上傳用戶:gyq
資源簡介:占用資源少的Verilog HDL uart接口;采用固定波特率115200,可以修改程序中的分頻來修改波特率,模式為1個啟始位,8位數據位,1個停止位;帶1字節緩存;當緩存空時輸出空信號
上傳時間: 2013-12-28
上傳用戶:kikye
資源簡介:非常號的Verilog HDL教學源碼,大家多
上傳時間: 2014-01-06
上傳用戶:plsee
資源簡介:eeprom的Verilog HDL源代碼,含eeprom的讀寫!Quartus II5.0平臺測試通過!
上傳時間: 2013-12-19
上傳用戶:BOBOniu
資源簡介:4 digital LED dynamic display的Verilog HDL源代碼,它能動態的顯示4位數,為FPGA 的DEBUG 提供便利,非常經典,簡單易懂,并且經過了Modelsim/ISE/FPGA(XC3S250ETQ144)驗證和實現,好的行為模型就應該大家分享。
上傳時間: 2016-04-12
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