我用過(guò)的verilog Hdl寫(xiě)的SDRAM core源程序,經(jīng)過(guò)測(cè)試應(yīng)用
標(biāo)簽： verilog SDRAM core Hdl
上傳時(shí)間： 2015-03-31
上傳用戶(hù)：15071087253
Verilog Hdl硬件描述語(yǔ)言的教程
標(biāo)簽： Verilog Hdl 硬件描述語(yǔ)言 教程
上傳時(shí)間： 2015-04-04
上傳用戶(hù)：lnnn30
verilog Hdl. for igginner. tutorial in word file1 KAMPATE
標(biāo)簽： igginner tutorial verilog KAMPATE
上傳時(shí)間： 2015-04-07
上傳用戶(hù)：chenxichenyue
用Verilog Hdl實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助
標(biāo)簽： Verilog Hdl I2C 總線
上傳時(shí)間： 2013-12-28
上傳用戶(hù)：ouyangtongze
上傳時(shí)間： 2013-12-31
上傳用戶(hù)：zhouchang199
此設(shè)計(jì)采用Verilog Hdl硬件語(yǔ)言設(shè)計(jì),在掌宇開(kāi)發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號(hào)（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號(hào)。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)
標(biāo)簽： Verilog Hdl 硬件語(yǔ)言設(shè)計(jì) 開(kāi)發(fā)板
上傳時(shí)間： 2015-04-11
上傳用戶(hù)：myworkpost
采用Verilog Hdl設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門(mén)控電路和譯碼電路
標(biāo)簽： Verilog Hdl 開(kāi)發(fā)板 搶答器
上傳時(shí)間： 2013-12-21
上傳用戶(hù)：zgu489
采用Verilog Hdl設(shè)計(jì)，在Altera EP1S10S780C6開(kāi)發(fā)板上實(shí)現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂(lè)曲
標(biāo)簽： Verilog Hdl
上傳用戶(hù)：chongcongying
初學(xué)verilog Hdl時(shí) 找的好資料 大家共享
標(biāo)簽： verilog Hdl 家
上傳時(shí)間： 2015-04-19
上傳用戶(hù)：wfeel
學(xué)習(xí)使用Hdl Bencher生成測(cè)試積累，并直接調(diào)用ModelSim進(jìn)行仿真的方法.
標(biāo)簽： Bencher Hdl 測(cè)試 積累
上傳用戶(hù)：qb1993225
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