設計了一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放采用帶開關電容共模反饋的折疊式共源共柵結構，利用增益提高和三支路電流基準技術實現(xiàn)一個可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（PipeLined）ADC的運放。設計基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對電路進行Spectre仿真。仿真結果表明，在2.5 V單電源電壓下驅動2 pF負載時，運放的直流增益可達到124 dB，單位增益帶寬720 MHz，轉換速率高達885 V/μs，達到0.1%的穩(wěn)定精度的建立時間只需4 ns，共模抑制比153 dB。
標簽：
CMOS
增益提高
運算
放大器設計
上傳時間：
2014-12-23
上傳用戶：jiiszha
