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MODELSIM

Mentor公司的MODELSIM是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

  • (2,1,9)卷積編解碼器

    (2,1,9)卷積編解碼器，譯碼部分采用Vitebi譯碼算法，設(shè)計(jì)使用Verilog HDL語(yǔ)言，在MODELSIM平臺(tái)下仿真通過

    標(biāo)簽： 卷積 編解碼器

    上傳時(shí)間： 2013-12-17

    上傳用戶：hphh

  • 本文使用實(shí)例描述了在 FPGA/CPLD 上使用 VHDL 進(jìn)行分頻器設(shè) 計(jì)

    本文使用實(shí)例描述了在 FPGA/CPLD 上使用 VHDL 進(jìn)行分頻器設(shè) 計(jì)，包括偶數(shù)分頻、非 50％占空比和 50％占空比的奇數(shù)分頻、半整數(shù) （N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實(shí)現(xiàn)均可 通過 Synplify Pro 或 FPGA 生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可使 用的電路，并在 MODELSIM 上進(jìn)行驗(yàn)證。

    標(biāo)簽： FPGA CPLD VHDL 分頻器

    上傳時(shí)間： 2013-12-15

    上傳用戶：從此走出陰霾

  • 本文介紹了一個(gè)使用 VHDL 描述計(jì)數(shù)器的設(shè)計(jì)、綜合、仿真的全過程

    本文介紹了一個(gè)使用 VHDL 描述計(jì)數(shù)器的設(shè)計(jì)、綜合、仿真的全過程，作為我這一段 時(shí)間自學(xué) FPGA/CPLD 的總結(jié)，如果有什么不正確的地方，敬請(qǐng)各位不幸看到這篇文章的 大俠們指正，在此表示感謝。當(dāng)然，這是一個(gè)非常簡(jiǎn)單的時(shí)序邏輯電路實(shí)例，主要是詳細(xì) 描述了一些軟件的使用方法。文章中涉及的軟件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 MODELSIM SE 6.0。

    標(biāo)簽： VHDL 計(jì)數(shù)器 仿真 過程

    上傳時(shí)間： 2016-10-04

    上傳用戶：Yukiseop

  • altera fpga verilog 設(shè)計(jì)的基于查找表的DCT程序及zigzag掃描程序

    altera fpga verilog 設(shè)計(jì)的基于查找表的DCT程序及zigzag掃描程序，已經(jīng)過matlab 和MODELSIM 驗(yàn)證，文件中包含TESTBENCH ，直接可用

    標(biāo)簽： verilog altera zigzag fpga

    上傳時(shí)間： 2016-10-08

    上傳用戶：362279997

  • 脈沖寬度調(diào)制

    脈沖寬度調(diào)制，VHDL代碼編寫，包括QUARTUSII和MODELSIM工程以及testbench

    標(biāo)簽： 脈沖寬度調(diào)制

    上傳時(shí)間： 2016-10-16

    上傳用戶：kernaling

  • 本文是自已寫的電子密碼鎖的詳細(xì)開發(fā)過程

    本文是自已寫的電子密碼鎖的詳細(xì)開發(fā)過程，用的是MODELSIM進(jìn)行仿真實(shí)現(xiàn)，打開文檔lzp

    標(biāo)簽： 電子密碼鎖 過程

    上傳時(shí)間： 2016-10-19

    上傳用戶：大融融rr

  • 這是我個(gè)人寫的DLX處理器流水線的Verilog代碼

    這是我個(gè)人寫的DLX處理器流水線的Verilog代碼，在MODELSIM中仿真通過，并且在ISE中能綜合！即可以下載到FPGA中運(yùn)行指令，指令可以根據(jù)需要定義，也可和相應(yīng)的編譯器配合使用，這里給學(xué)習(xí)流水線和Verilog的朋友共享。

    標(biāo)簽： Verilog DLX 處理器 代碼

    上傳時(shí)間： 2016-11-27

    上傳用戶：hphh

  • viterbi 硬判決譯碼

    viterbi 硬判決譯碼，基本實(shí)現(xiàn)了（2，1，9）卷積碼的硬判決譯碼，用MODELSIM RTL仿真通過

    標(biāo)簽： viterbi 譯碼

    上傳時(shí)間： 2016-12-02

    上傳用戶：秦莞爾w

  • Verilog作業(yè) ：自己寫的源碼輸入

    Verilog作業(yè) ：自己寫的源碼輸入，補(bǔ)碼輸出的，由狀態(tài)機(jī)控制的四位加法器，為保證時(shí)序，加法器模塊為超前近位加法器，包含測(cè)試臺(tái)，通過 MODELSIM 、Synplify仿真。

    標(biāo)簽： Verilog 源碼 輸入

    上傳時(shí)間： 2014-01-21

    上傳用戶：zm7516678

  • Verilog-RISC CPU 代碼 實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu

    Verilog-RISC CPU 代碼 實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過了MODELSIM仿真驗(yàn)證。 北航

    標(biāo)簽： Verilog-RISC RISC CPU cpu

    上傳時(shí)間： 2016-12-25

    上傳用戶：han_zh

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