This application note describes the implementation of a two-dimensional Rank Order filter. Thereference design includes the Rtl VHDL implementation of an efficient sorting algorithm. Thedesign is parameterizable for input/output precision, color standards, filter kernel size,maximum horizontal resolution, and implementation options. The rank to be selected can bemodified dynamically, and the actual horizontal resolution is picked up automatically from theinput synchronization signals. The design has a fully synchronous interface through the ce, clk,and rst ports.
上傳時(shí)間： 2013-12-14
上傳用戶：逗逗666
In this paper, we discuss efficient coding and design styles using verilog. This can beimmensely helpful for any digital designer initiating designs. Here, we address different problems rangingfrom Rtl-Gate Level simulation mismatch to race conditions in writing behavioral models. All theseproblems are accompanied by an example to have a better idea, and these can be taken care off if thesecoding guidelines are followed. Discussion of all the techniques is beyond the scope of this paper, however,here we try to cover a few of them.
標(biāo)簽： Efficient Verilog Digital Coding
上傳時(shí)間： 2013-11-23
上傳用戶：我干你啊
芯片綜合的過程：芯片的規(guī)格說明，芯片設(shè)計(jì)的劃分，預(yù)布局，Rtl 邏輯單元的綜合，各邏輯單元的集成，測試，布局規(guī)劃，布局布線，最終驗(yàn)證等步驟。設(shè)計(jì)流程與思想概述：一個(gè)設(shè)計(jì)從市場需求到實(shí)際應(yīng)用需要運(yùn)用工程的概念和方法加以實(shí)現(xiàn)，這需要工程人員遵循一定的規(guī)則按一定的設(shè)計(jì)步驟進(jìn)行操作。
標(biāo)簽： 邏輯
上傳時(shí)間： 2013-11-12
上傳用戶：小楓殘?jiān)?/p>
設(shè)計(jì)了一種基于FPGA純硬件方式實(shí)現(xiàn)方向?yàn)V波的指紋圖像增強(qiáng)算法。設(shè)計(jì)采用寄存器傳輸級(jí)（Rtl）硬件描述語言（Verilog HDL），利用時(shí)分復(fù)用和流水線處理等技術(shù)，完成了方向?yàn)V波指紋圖像增強(qiáng)算法在FPGA上的實(shí)現(xiàn)。整個(gè)系統(tǒng)通過了Modelsim的仿真驗(yàn)證并在Terasic公司的DE2平臺(tái)上完成了硬件測試。設(shè)計(jì)共消耗了3716個(gè)邏輯單元，最高處理速度可達(dá)92.93MHz。以50MHz頻率工作時(shí)，可在0.5s以內(nèi)完成一幅256×256指紋圖像的增強(qiáng)處理。
標(biāo)簽： FPGA 方向 指紋 圖像增強(qiáng)算法
上傳時(shí)間： 2013-11-06
上傳用戶：rishian
SystemC片上系統(tǒng)設(shè)計(jì)的源代碼： 書籍介紹： SystemC是被實(shí)踐證明的優(yōu)秀的系統(tǒng)設(shè)計(jì)描述語言，它能夠完成從系統(tǒng)到門級(jí)、從軟件到硬件、從設(shè)計(jì)到驗(yàn)證的全部描述。SystemC 2.01已作為一個(gè)穩(wěn)定的版本提交到IEEE，申請(qǐng)國際標(biāo)準(zhǔn)。 本書為配合清華大學(xué)電子工程系SystemC相關(guān)課程的教學(xué)而編寫。全書分9章，內(nèi)容包括：硬件描述語言的發(fā)展史；SystemC出現(xiàn)的歷史背景和片上系統(tǒng)設(shè)計(jì)方法學(xué)概述；SystemC的基本語法；SystemC的寄存器傳輸級(jí)設(shè)計(jì)和SystemC的可綜合語言子集，以及根據(jù)作者設(shè)計(jì)經(jīng)歷歸結(jié)的Rtl設(shè)計(jì)準(zhǔn)則和經(jīng)驗(yàn)；接口、端口和通道等SystemC行為建模實(shí)例——片上總線系統(tǒng)；SystemC與VHDL/Verilog HDL的比較；SystemC的驗(yàn)證標(biāo)準(zhǔn)和驗(yàn)證方法學(xué)；SystemC開發(fā)工具SystemC_win、WaveViewer等，以及使用MATLAB進(jìn)行SystemC算法模塊的驗(yàn)證。每一章都精心編寫了課后習(xí)題以配合教學(xué)的需要。 本書可作為大學(xué)電子設(shè)計(jì)自動(dòng)化（EDA）相關(guān)課程教材，也可供電子工程技術(shù)人員作為SystemC設(shè)計(jì)、應(yīng)用開發(fā)的技術(shù)參考書。本書豐富的實(shí)例源代碼特別適合初學(xué)者根據(jù)內(nèi)容實(shí)際運(yùn)行、體會(huì)，舉一反三，以掌握SystemC進(jìn)行應(yīng)用系統(tǒng)設(shè)計(jì)。
標(biāo)簽： SystemC 片上系統(tǒng) 源代碼 書籍
上傳時(shí)間： 2014-11-29
上傳用戶：qoovoop
fsmlabs的real time linux的內(nèi)核，版本Rtl-3.2-pre
標(biāo)簽： fsmlabs linux real time
上傳時(shí)間： 2013-12-25
上傳用戶：源弋弋
linux下的SPI總線驅(qū)動(dòng)程序，CPU是Rtl的86系列，以legerity的SLIC chip為驅(qū)動(dòng)對(duì)象。供大家參考。
標(biāo)簽： linux SPI 總線 驅(qū)動(dòng)程序
上傳時(shí)間： 2014-12-02
上傳用戶：z1191176801
Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1 Generator polynomial, g(x) = a^15 a^21*X + a^6*X^2 + a^15*X^3 + a^25*X^4 + a^17*X^5 + a^18*X^6 + a^30*X^7 + a^20*X^8 + a^23*X^9 + a^27*X^10 + a^24*X^11 + X^12. Note: a = alpha, primitive element in GF(2^5) and a^i is root of g(x) for i = 19, 20, ..., 30. Uses Verilog description with synthesizable Rtl modelling. Consists of 5 main blocks: SC (Syndrome Computation), KES (Key Equation Solver), CSEE (Chien Search and Error Evaluator), Controller and FIFO Register.
標(biāo)簽： symbols length Hard-decision Codeword
上傳時(shí)間： 2014-07-08
上傳用戶：曹云鵬
44b0X開發(fā)板 CPU:S3C44B0X FLASH:HY29LV160BT 2M SDRAM:HY57V641620 8M 2 COM USB1.1 PDIUSBD12 NET Rtl8019AS JTAG 14PIN LCD 接口 4 KEY
標(biāo)簽： S3C44B0X PDIUSBD V641620 641620
上傳時(shí)間： 2015-11-03
上傳用戶：愛死愛死
verilog編寫，Rtl風(fēng)格，流水線設(shè)計(jì)，實(shí)現(xiàn)圖像rgb格式到y(tǒng)uv格式的轉(zhuǎn)換。
上傳時(shí)間： 2014-01-17
上傳用戶：四只眼
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