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為了滿足工業(yè)控制系統(tǒng)多功能和數(shù)據(jù)處理能力的需求，設計了基于CPCI總線的一體化數(shù)據(jù)處理中心。系統(tǒng)以FPGA芯片為硬件控制核心，利用硬件描述語言Verilog進行編程，采用自頂向下和模塊化的設計方法，實現(xiàn)了在同一嵌入式產(chǎn)品上集成光纖通信、A/D、D/A、CPCI總線、SDRAM存儲等功能，實現(xiàn)了系統(tǒng)的一體化、小型化。實際應用表明本系統(tǒng)穩(wěn)定可靠、易于維護，滿足工業(yè)控制領域的需求。
標簽： CPCI 總線 數(shù)據(jù)處理中心
上傳時間： 2013-10-18
上傳用戶：xmsmh
基于ARM11的嵌入式視頻處理終端設計 在研究了基于ARMl 1體系結構的Samsung$3C6410處理器的基 礎上，給出了多格式視頻編解碼的使用方法和Windows CE下中斷流 驅動的設計方法，為Windows CE操作系統(tǒng)下的圖像采集和視頻處理 的復雜控制提供了軟件實現(xiàn)的方法；并以該處理器為核心，加上外部 存儲器和USB攝像頭等接口電路，完成了一個嵌入式視頻處理終端 核心板的硬件原理圖設計和PCB圖的設計，并對視頻處理終端的印 制電路板的電磁兼容進行了研究。 首先對嵌入式系統(tǒng)和視頻處理進行了簡單的介紹，指出了采用 $3C6410處理器設計的視頻處理終端具有的優(yōu)勢。其次，對$3C6410 多格式視頻編解碼的使用進行了仔細分析，為多格式視頻編解碼軟件 的編寫提供了思路。給出了Windows CE下中斷流驅動程序的設計方 法，為主處理器和BIT處理器在Windows CE下中斷流驅動的設計提 供了一種較為通用的參考模型。第三，在熟悉了S3C64lO處理器的 體系結構基礎上設計出了下列電路原理圖：電源及復位電路，時鐘電 路，DDR SDRAM和FLASH存儲器電路，USB接口電路，串口電路， JTAG接口電路，LCD和TSP接口電路。整個嵌入式視頻處理終端是 一個可以獨立工作的可擴展系統(tǒng)，該系統(tǒng)主要用于圖像采集和視頻編 解碼功能。另外，分別從濾波和接地等電磁兼容性設計手段出發(fā)，對 這些方法進行了理論分析，提出了提高視頻處理終端電磁兼容的措 施。最后，通過編寫簡單的應用程序，視頻處理終端對圖像進行H．264 編碼，可以通過無線網(wǎng)卡進行傳輸編碼后的圖像。測試結果表明，視 頻處理終端能夠實現(xiàn)視頻圖像的拍攝、壓縮、無線視頻傳送和視頻監(jiān) 控等功能。
上傳時間： 2013-11-22
上傳用戶：誰偷了我的麥兜
核心板配置 核心板配置癿FPGA芯片是Cyclone II系列癿EP2C8Q208C，具有8256個LEs，36個M4K RAM blocks (4Kbits plus 512 parity bits)，同時具有165,888bit癿RAM，支持18個Embedded multipliers和2個PLL，資源配備十分豐富。實驗證明，返款芯片在嵌入NIOS II軟核將黑釐開収板癿所有外謳全部跑起來，僅占全部資源癿70-80% ; 核心板同時配備了64Mbit癿SDRAM，對亍運行NIOS軟核提供了有力癿保障，返款芯片為時鐘頻率有143MHz，實驗證明，NIOS II軟核主頻可以平穩(wěn)運行120MHz，速度迓是相當忚癿; 16Mbit癿配置芯片也為返款核心板增色丌少，丌僅可以存儲配置信息，同時迓可以實現(xiàn)NIOS II軟件程序存儲，你編寫癿程序再大也沒有后頊乀憂了。 20M癿有源晶振也是必丌可少癿，他是整個系統(tǒng)癿時鐘源泉;4個LED對亍調試來說更是提供了徑多方便;復位按鍵，重新配置按鍵，配置指示燈一個也丌能少;同時支持AS模式和JTAG模式; 除此以外，核心板一個更大的特點是它可以獨立亍底板單獨運行，為此配備了5V癿電源接口，高質量癿紅色開關，為了安全迓加入了自恢復保險絲。當然擴展口是丌能少癿，除了SDRAM占用癿38個IO口外，其他100個IO全部擴展出來，為大家可以迕行自我擴展實驗做好了充分癿準備。 四、 下擴展板配置 為了讓FPGA収揮它癿強大功能，黑釐開収板為其謳計一款資源豐富癿下擴展板(乀所以叨下擴展板，是因為我們后續(xù)迓會有上擴展板)。下面我們就來簡單介終一下下擴展板癿資源配置。 支持網(wǎng)絡功能，配置ENC28J60網(wǎng)口芯片。ENC28J60是Microchip Technology(美國微芯科技公司)推出癿28引腳獨立以太網(wǎng)控刢器。目前市場上大部分以太網(wǎng)控刢器癿封裝均赸過80引腳，而符吅IEEE 802.3協(xié)議癿ENC28J60叧有28引腳，既能提供相應癿功能，又可以大大簡化相關謳計，減小空間; 支持USB功能，配置CH376芯片。CH376 支持USB 謳備方式和USB 主機方式，幵丏內置了USB 途訊協(xié)議癿基本固件，內置了處理Mass-Storage海量存儲謳備癿與用途訊協(xié)議癿固件，內置了SD 卡癿途訊接口固件，內置了FAT16和FAT32 以及FAT12 文件系統(tǒng)癿管理固件，支持常用癿USB 存儲謳備(包括U 盤/USB 硬盤/USB 閃存盤/USB 讀卡器)和SD 卡(包括標準容量SD 卡和高容量HC-SD 卡以及協(xié)議兼容癿MMC 卡和TF 卡); 支持板載128*64的點陣LCD。ST7565P控刢芯片，內置DC/DC電路，途過軟件調節(jié)對比度。該芯片支持，幵口和串口丟種方式;
上傳時間： 2013-11-23
上傳用戶：ouyangtongze
SmartARM9B92 是由廣州致遠電子有限公司完全按照工業(yè)級標準（EMC/EMI）設計開發(fā)的一款通用工控/教學開發(fā)平臺，其核心控制器采用了TI 公司最新推出的LM3S9000 系列芯片。LM3S9000 在通用處理性能方面取得了最新突破，實現(xiàn)了連接性、存儲器配置與高級運動控制的完美結合。SmartARM9B92 開發(fā)平臺提供了豐富的接口：外部總線接口（EPI）、USB OTG 接口、10/100Mbps 以太網(wǎng)接口、帶電氣隔離的CAN 接口、電機驅動板接口、帶電氣隔離的RS-485 接口、I2S 音頻接口、UART/Modem 接口和SD 卡接口等，同時集成了大容量存儲器，包括SRAM、SDRAM、NOR Flash 和NAND Flash。SmartARM9B92平臺將LM3S9B92 的功能特性發(fā)揮的淋漓盡致，最大程度上滿足客戶的應用需求。
上傳時間： 2013-10-31
上傳用戶：hewenzhi
本文首先從無源光網(wǎng)絡的原理出發(fā)，分析了目前幾種PON技術，進行比較后指出了GPON的優(yōu)勢。然后闡述了GPON系統(tǒng)的結構、工作原理以及其協(xié)議規(guī)范，重點是TC層結構，描述了控制平面(C／M)和用戶(U)平面協(xié)議棧。接下來介紹了ONU的分層功能模塊，并依此提出了ONU的分層設計思想，將ONU端劃分為物理媒介層(PMD)、傳輸匯聚層(GTC)及管理控制層(OMCI)，在此基礎上提出了ONU的整體設計方案及主要芯片選型。然后研究了ONU端匯聚(GTC)層接口，包括物理層接口，用戶網(wǎng)絡接口，管理控制接121和SDRAM接口，重點是使用Verilog編寫用戶網(wǎng)絡控制接口和SDRAM接口控制器并進行仿真驗證。最后對本文的工作和得到的結論進行總結，并明確了未來需要改進和展開的工作。
標簽： GPON ONU GTC 系統(tǒng)研究
上傳時間： 2014-12-30
上傳用戶：w230825hy
The RT9005A/B is a dual-output Linear regulator for DDR-SDRAM VDDQ supply and termination voltage VTT supply.
上傳時間： 2013-11-13
上傳用戶：lmq0059
提出一種基于FPGA的實時視頻信號處理平臺的設計方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號，對接收的視頻信號進行格式和彩色空間轉換、像素和，利用片外SDRAM存儲器作為幀緩存且通過時序控制器進行幀率提高，最后通過VGA控制模塊對圖像信號進行像素放大并在VGA顯示器上實時顯示。整個設計使用Verilog HDL語言實現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進行了驗證。
上傳時間： 2015-01-01
上傳用戶：shizhanincc
MIG生成的DDR2相關的代碼
上傳時間： 2013-10-12
上傳用戶：z1191176801
基于FPGA、PCI9054、SDRAM和DDS設計了用于某遙測信號模擬源的專用板卡。PCI9054實現(xiàn)與上位機的數(shù)據(jù)交互,FPGA實現(xiàn)PCI本地接口轉換、數(shù)據(jù)接收發(fā)送控制及DDS芯片的配置。通過WDM驅動程序設計及MFC交互界面設計,最終實現(xiàn)了10~200 Mbit·s-1的LVDS數(shù)據(jù)接收及10~50 Mbit·s-1任意速率的LVDS數(shù)據(jù)發(fā)送。
標簽： FPGA LVDS 高速數(shù)據(jù) 通信卡
上傳時間： 2013-12-24
上傳用戶：zhangchu0807
The Virtex-4 features, such as the programmable IDELAY and built-in FIFO support, simplifythe bridging of a high-speed, PCI-X core to large amounts of DDR-SDRAM memory. Onechallenge is meeting the PCI-X target initial latency specification. PCI-X Protocol Addendum tothe PCI Local Bus Specification Revision 2.0a ([Ref 6]) dictates that when a target signals adata transfer, "the target must do so within 16 clocks of the assertion of FRAME#." PCItermination transactions, such as Split Response/Complete, are commonly used to meet thelatency specifications. This method adds complexity to the design, as well as additional systemlatency. Another solution is to increase the ratio of the memory frequency to the PCI-X busfrequency. However, this solution increases the required power and clock resource usage.
上傳時間： 2013-11-24
上傳用戶：18707733937
