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SMC電缸控制器

基于FPGA的PID智能控制器的研究.rar

工業(yè)生產(chǎn)過(guò)程往往具有非線性、不確定性，難以建立精確的數(shù)學(xué)模型。應(yīng)用常規(guī)的PID控制器難以達(dá)到理想的控制效果。作為的重要分支，人工神經(jīng)網(wǎng)絡(luò)具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統(tǒng)建模、辨識(shí)和控制中常用的理論和方法。其中，神經(jīng)元具有很強(qiáng)的信息綜合、學(xué)習(xí)記憶、自學(xué)習(xí)和自適應(yīng)能力，可以處理那些難以用模型和規(guī)則描述的過(guò)程，將神經(jīng)元與PID結(jié)合，應(yīng)用到實(shí)際的控制中，可以在線調(diào)整PID的參數(shù)，使系統(tǒng)具有較強(qiáng)的抗干擾能力、自適應(yīng)能力和較好的魯棒性。目前，人工神經(jīng)網(wǎng)絡(luò)的研究主要是神經(jīng)網(wǎng)絡(luò)的理論研究、神經(jīng)網(wǎng)絡(luò)的應(yīng)用研究和神經(jīng)網(wǎng)絡(luò)的實(shí)現(xiàn)技術(shù)研究，這三方面是相互依賴和相互促進(jìn)的關(guān)系。本文主要側(cè)重的是神經(jīng)網(wǎng)絡(luò)的實(shí)現(xiàn)技術(shù)研究方面，創(chuàng)新性地利用FPGA嵌入式系統(tǒng)開發(fā)技術(shù)實(shí)現(xiàn)單神經(jīng)元PID智能控制器的研究與設(shè)計(jì)，并將其封裝成為一個(gè)專用的IP核供其他的控制系統(tǒng)使用。首先，對(duì)單神經(jīng)元PID智能控制器的設(shè)計(jì)原理和設(shè)計(jì)算法進(jìn)行了深入的研究與分析；其次，利用MATLAB設(shè)計(jì)單神經(jīng)元PID智能控制器，針對(duì)特定的被控對(duì)象，對(duì)其進(jìn)行仿真實(shí)驗(yàn)，獲得比較理想的系統(tǒng)輸出；然后，研究基于FPGA的單神經(jīng)元智能控制算法的實(shí)現(xiàn)，對(duì)控制器進(jìn)行VHDL語(yǔ)言分層設(shè)計(jì)，使用Altera公司的軟件QuartusⅡ6.1進(jìn)行仿真實(shí)驗(yàn)。兩個(gè)仿真實(shí)驗(yàn)結(jié)果表明，基于FPGA的單神經(jīng)元智能控制器比MATLAB設(shè)計(jì)的單神經(jīng)元PID智能控制器性能優(yōu)良。本文的設(shè)計(jì)模塊主要包括權(quán)值修改模塊、誤差計(jì)算模塊、權(quán)值產(chǎn)生模塊和輸出模塊。在各個(gè)模塊的設(shè)計(jì)中進(jìn)行了優(yōu)化處理，使本文的設(shè)計(jì)不僅利用的硬件資源少，而且也有很快的運(yùn)行速度，同時(shí)也改善了傳統(tǒng)控制器的控制性能。

標(biāo)簽： FPGA PID 智能控制器

上傳時(shí)間： 2013-04-24

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基于FPGA的液晶控制器的設(shè)計(jì)與實(shí)現(xiàn).rar

隨著以計(jì)算機(jī)技術(shù)為核心的信息技術(shù)的迅速發(fā)展以及信息的爆炸式增長(zhǎng)，人類獲得的視覺信息很大一部分是從各種各樣的電子顯示器件上獲得的。這對(duì)顯示器件的要求也越來(lái)越高。在這些因素的驅(qū)動(dòng)下，顯示技術(shù)也取得了飛速的發(fā)展。使用FPGA/CPLD設(shè)計(jì)的液晶控制器具有很高的靈活性，可以根據(jù)不同的液晶類型、尺寸、使用場(chǎng)合，特別是不同的工業(yè)產(chǎn)品，做一些特殊的設(shè)計(jì)，以最小的代價(jià)滿足系統(tǒng)的要求。而且可以解決通用的液晶顯示控制器本身固有的一些缺點(diǎn)。本文設(shè)計(jì)了一個(gè)采用FPGA設(shè)計(jì)的液晶顯示控制器，主要解決以下內(nèi)容：采用Cyclone芯片設(shè)計(jì)的液晶控制器；采用硬件描述語(yǔ)言進(jìn)行的液晶顯示控制器設(shè)計(jì)，重點(diǎn)介紹了如何通過(guò)特殊設(shè)計(jì)控制器與CPU協(xié)調(diào)的工作，驅(qū)動(dòng)系統(tǒng)所需時(shí)序信號(hào)的產(chǎn)生，STN液晶彩色屏灰度顯示的時(shí)間抖動(dòng)算法和幀率控制原理及實(shí)現(xiàn)，顯示數(shù)據(jù)的緩沖、轉(zhuǎn)化方法，使用FPGA設(shè)計(jì)的用于本系統(tǒng)的特殊SDRAM控制器，以及液晶控制器通過(guò)該SDRAM控制器進(jìn)行顯示緩沖器的管理，還有很重要的一點(diǎn)是各個(gè)模塊之間的同步處理。這款液晶控制器在實(shí)際中的使用效果證明了本課題介紹的液晶控制器方案是一個(gè)非常可行的，具有廣泛的通用性。關(guān)鍵詞：液晶控制器、SDRAM控制器、時(shí)序信號(hào)發(fā)生器、灰度顯示、時(shí)間抖動(dòng)算法

標(biāo)簽： FPGA 液晶控制器

上傳時(shí)間： 2013-04-24

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基于FPGA的對(duì)象存儲(chǔ)控制器原型的硬件設(shè)計(jì)與實(shí)現(xiàn).rar

本文對(duì)基于FPGA的對(duì)象存儲(chǔ)控制器原型的硬件設(shè)計(jì)進(jìn)行了研究。主要內(nèi)容如下： ⑴研究了對(duì)象存儲(chǔ)控制器的硬件設(shè)計(jì)，使其高效完成對(duì)象級(jí)接口的智能化管理和復(fù)雜存儲(chǔ)協(xié)議的解析，對(duì)對(duì)象存儲(chǔ)系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術(shù)，在FPGA(現(xiàn)場(chǎng)可編程門陣列)上實(shí)現(xiàn)的對(duì)象存儲(chǔ)控制器，具有功能配置靈活，調(diào)試方便，成本較低等優(yōu)點(diǎn)。 ⑵采用Cyclone II器件實(shí)現(xiàn)的對(duì)象存儲(chǔ)控制器的網(wǎng)絡(luò)接口，包含處理器模塊、內(nèi)存模塊、Flash模塊等核心組成部分，提供千兆以太網(wǎng)的網(wǎng)絡(luò)接口和PCI(周邊元件擴(kuò)展接口)總線的主機(jī)接口，還具備電源模塊、時(shí)鐘模塊等以保證系統(tǒng)正常運(yùn)行。在設(shè)計(jì)實(shí)現(xiàn)PCB(印制電路板)時(shí)，從疊層設(shè)計(jì)、布局、布線、阻抗匹配等多方面解決高達(dá)100MHz的全局時(shí)鐘帶來(lái)的信號(hào)完整性問(wèn)題，并基于IBIS模型進(jìn)行了信號(hào)完整性分析及仿真。針對(duì)各功能模塊提出了相應(yīng)的調(diào)試策略，并完成了部分模塊的調(diào)試工作。 ⑶提出了基于Virtex-4的對(duì)象存儲(chǔ)控制器系統(tǒng)設(shè)計(jì)方案，Virtex-4內(nèi)嵌PowerPC高性能處理器，可更好地完成對(duì)象存儲(chǔ)設(shè)備相關(guān)的控制和管理工作。實(shí)現(xiàn)了豐富的接口設(shè)計(jì)，包括千兆以太網(wǎng)、光纖通道、SATA(串行高級(jí)技術(shù)附件)等網(wǎng)絡(luò)存儲(chǔ)接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線)主機(jī)接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制，通過(guò)了設(shè)計(jì)規(guī)則檢查，生成了網(wǎng)表用作下一步設(shè)計(jì)工作的交付文件。

標(biāo)簽： FPGA 對(duì)象存儲(chǔ) 原型

上傳時(shí)間： 2013-04-24

上傳用戶：lijinchuan
基于FPGA的GPIB控制器的IP核設(shè)計(jì).rar

當(dāng)前，片上系統(tǒng)(SOC)已成為系統(tǒng)實(shí)現(xiàn)的主流技術(shù)。流片風(fēng)險(xiǎn)與費(fèi)用增加、上市時(shí)間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計(jì)服務(wù)者和芯片集成者三個(gè)層次。SOC設(shè)計(jì)已走向基于IP集成的平臺(tái)設(shè)計(jì)階段，經(jīng)過(guò)嚴(yán)格驗(yàn)證質(zhì)量可靠的IP核成為SOC產(chǎn)業(yè)中的重要一環(huán)。 GPIB控制器芯片是組建自動(dòng)測(cè)試系統(tǒng)的核心，在測(cè)試領(lǐng)域應(yīng)用廣泛。本人通過(guò)查閱大量的技術(shù)資料，分析了集成電路在國(guó)內(nèi)外發(fā)展的最新動(dòng)態(tài)，提出了基于FPGA的自主知識(shí)產(chǎn)權(quán)的GPIB控制器IP核的設(shè)計(jì)和實(shí)現(xiàn)。本文首先討論了基于FPGA的GPIB控制器的背景意義，接著對(duì)FPGA開發(fā)所具備的基本知識(shí)作了簡(jiǎn)要介紹。文中對(duì)GPIB總線進(jìn)行了簡(jiǎn)單的描述，根據(jù)芯片設(shè)計(jì)的主要思想，重點(diǎn)在于論述怎樣用FPGA來(lái)實(shí)現(xiàn)IEEE-488.2協(xié)議，并詳細(xì)闡述了GPIB控制器的十種接口功能及其狀態(tài)機(jī)的IP核實(shí)現(xiàn)。同時(shí)，對(duì)數(shù)據(jù)通路也進(jìn)行了較為細(xì)致的說(shuō)明。在設(shè)計(jì)的時(shí)候采用基于模塊化設(shè)計(jì)思想，用VerilogHDL語(yǔ)言完成各模塊功能描述，通過(guò)Synplifv軟件的綜合，用Modelsim對(duì)設(shè)計(jì)進(jìn)行了前、后仿真。最后利用生成的模塊符號(hào)采取類似畫電路圖的方法完成整個(gè)系統(tǒng)芯片的lP軟核設(shè)計(jì)，并用EDA工具下載到了FPGA上。為了更好地驗(yàn)證設(shè)計(jì)思想，借助EDA工具對(duì)GPIB控制器的工作狀態(tài)進(jìn)行了軟件仿真，給出仿真結(jié)果，仿真波形驗(yàn)證了GPIB控制器的工作符合預(yù)想。最后，本文對(duì)基于FPGA的GPIB控制器的IP核設(shè)計(jì)過(guò)程進(jìn)行了總結(jié)，展望了當(dāng)前GPIB控制器設(shè)計(jì)的發(fā)展趨勢(shì)，指出了開展進(jìn)一步研究需要做的工作。

標(biāo)簽： FPGA GPIB 控制器

上傳時(shí)間： 2013-06-12

上傳用戶：mqien
LPC總線接口UART控制器FPGA實(shí)現(xiàn).rar

隨著微電子技術(shù)的快速發(fā)展，電子設(shè)備逐漸向著小型化、集成化方向發(fā)展；人們?cè)谝笤O(shè)備性能不斷提升的同時(shí)，還要求設(shè)備功耗低、體積小、重量輕、可靠性高。同樣在我軍武器裝備的研制過(guò)程中，也對(duì)各武器裝備都提出了新的要求，特別是針對(duì)單兵配備的便攜設(shè)備，對(duì)體積、功耗、擴(kuò)展性的要求更是嚴(yán)格。在某手持式設(shè)備的開發(fā)項(xiàng)目中，需要設(shè)計(jì)一塊接口板，要求實(shí)現(xiàn)高達(dá)8個(gè)串行口擴(kuò)展以及能源管理和數(shù)字輸入輸出接口等功能，該接口板與處理器模塊的連接總線采用LPC總線，整個(gè)手持設(shè)備除了對(duì)功能有基本的要求以外，對(duì)體積及功耗都提出了極高的要求。針對(duì)項(xiàng)目的具體設(shè)計(jì)要求，經(jīng)過(guò)與傳統(tǒng)設(shè)計(jì)方法的比較，決定采用FPGA來(lái)實(shí)現(xiàn)LPC接口及UART控制器功能。論文的主要目標(biāo)是完成LPC接口的UART控制在FPGA中的實(shí)現(xiàn)。對(duì)于各模塊中的關(guān)鍵的功能部分，文中對(duì)其實(shí)現(xiàn)都進(jìn)行了詳細(xì)的說(shuō)明。整個(gè)設(shè)計(jì)全部采用硬件描述語(yǔ)言(HDL)實(shí)現(xiàn)，并且采用了分模塊的設(shè)計(jì)風(fēng)格，具有很好的重用性。為了在硬件平臺(tái)上驗(yàn)證設(shè)計(jì)，還實(shí)做了FPGA驗(yàn)證平臺(tái)，并用C語(yǔ)言編寫了測(cè)試程序。經(jīng)過(guò)驗(yàn)證，該方案完全實(shí)現(xiàn)了接口板的功能要求，并且滿足體積和功耗上的要求，取得了良好的效果。論文通過(guò)采用FPGA作為電路設(shè)計(jì)的核心，以一種新的數(shù)字電路設(shè)計(jì)方法實(shí)現(xiàn)電路功能；旨在通過(guò)這種方式，不斷提高設(shè)備的性能并拓展設(shè)計(jì)者思想。

標(biāo)簽： FPGA UART LPC

上傳時(shí)間： 2013-04-24

上傳用戶：wlyang
基于FPGA的10M100M以太網(wǎng)控制器的設(shè)計(jì).rar

隨著以太網(wǎng)技術(shù)的不斷發(fā)展，網(wǎng)絡(luò)的傳輸速度已經(jīng)由最初的10M發(fā)展到現(xiàn)在的10,000M。用可編程邏輯器件(FPGA)實(shí)現(xiàn)以太網(wǎng)控制器與其它SOC系統(tǒng)的互連成為當(dāng)前的研究熱點(diǎn)。本文闡述了MAC層的FPGA設(shè)計(jì)、仿真及測(cè)試；介紹了整個(gè)系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分，并對(duì)各個(gè)模塊的設(shè)計(jì)過(guò)程進(jìn)行了詳細(xì)闡述，接著介紹了開發(fā)環(huán)境和驗(yàn)證工具，同時(shí)給出測(cè)試方案、驗(yàn)證數(shù)據(jù)、實(shí)現(xiàn)結(jié)果及時(shí)序仿真波形圖。對(duì)MAC層的主要功能模塊如:發(fā)送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機(jī)接口模塊以及CRC，CSMA/CD，HASH表等算法給出了基于FPGA及硬件描述語(yǔ)言的解決方法。本課題針對(duì)以下三個(gè)方面進(jìn)行了研究并取得一定的成果: 1)FPGA開發(fā)平臺(tái)的硬件實(shí)現(xiàn)。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測(cè)試的核心器件，采用LXT971芯片作為物理層芯片，AT91RM9200作為數(shù)據(jù)輸入源和雙blockram作為幀緩存搭建FPGA硬件驗(yàn)證開發(fā)平臺(tái)。 2)基于FPGA實(shí)現(xiàn)以太網(wǎng)控制器。用VerilogHDL語(yǔ)言構(gòu)建以太網(wǎng)控制器，實(shí)現(xiàn)CSMA/CD協(xié)議、10M/100M自適應(yīng)以及與物理層MⅡ接口等。 3)采用片上系統(tǒng)通用的WS接口。目的是便于與具有通用接口的片上系統(tǒng)互連，也為構(gòu)建SOC上處理器提供條件。本論文實(shí)現(xiàn)了一個(gè)基于WS總線接口可裁減的以太網(wǎng)MAC控制器IP軟核，為設(shè)計(jì)具有自主知識(shí)產(chǎn)權(quán)的以太網(wǎng)MAC控制器積累了經(jīng)驗(yàn)。同時(shí)，為與其它WS接口的控制器實(shí)現(xiàn)直接互連創(chuàng)造了條件，對(duì)高層次設(shè)計(jì)這一先進(jìn)ASIC設(shè)計(jì)方法也有了較為深入的認(rèn)識(shí)。

標(biāo)簽： 10M100M FPGA 以太網(wǎng)控制器

上傳時(shí)間： 2013-07-17

上傳用戶：bruce
基于FPGA的多通道DMA控制器的IP核設(shè)計(jì).rar

當(dāng)前，隨著電子技術(shù)的飛速發(fā)展，智能化系統(tǒng)中需要傳輸?shù)臄?shù)據(jù)量日益增大，要求數(shù)據(jù)傳送的速度也越來(lái)越快，傳統(tǒng)的數(shù)據(jù)傳輸方式已無(wú)法滿足目前的要求。在此前提下，采用高速數(shù)據(jù)傳輸技術(shù)成為必然，DMA(直接存儲(chǔ)器訪問(wèn))技術(shù)就是較理想的解決方案之一，能夠滿足信息處理實(shí)時(shí)性和準(zhǔn)確性的要求。本文以EDA工具、硬件描述語(yǔ)言和可編程邏輯器件(FPGA)為技術(shù)支撐，設(shè)計(jì)DMA控制器的總體結(jié)構(gòu)。在通道檢測(cè)模塊中，解決了信號(hào)抗干擾和請(qǐng)求信號(hào)撤銷問(wèn)題，并提出并行通道檢測(cè)算法；在優(yōu)先級(jí)管理模塊中提出了動(dòng)態(tài)優(yōu)先級(jí)端口響應(yīng)機(jī)制；在傳輸模塊中采用狀態(tài)機(jī)的設(shè)計(jì)思想設(shè)計(jì)多個(gè)通道的數(shù)據(jù)傳輸。通過(guò)各模塊問(wèn)題的解決及新方法的采用，最終設(shè)計(jì)出基于FPGA的多通道DMA控制器的IP軟核。實(shí)驗(yàn)仿真結(jié)果表明，本控制器傳輸速度較快，主頻達(dá)100MHz以上，且工作穩(wěn)定。

標(biāo)簽： FPGA DMA 多通道

上傳時(shí)間： 2013-05-16

上傳用戶：希醬大魔王
基于FPGA的PID控制器研究與實(shí)現(xiàn).rar

基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問(wèn)題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問(wèn)題，如果實(shí)現(xiàn)PID軟算法的微處理器因?yàn)閺?qiáng)干擾或其他原因而出現(xiàn)故障，會(huì)引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個(gè)問(wèn)題。因此，利用FPGA開發(fā)技術(shù)，實(shí)現(xiàn)智能控制器算法的芯片化，使之能夠廣泛的用于各種場(chǎng)合，具有很大的應(yīng)用意義。首先分析FPGA的內(nèi)部結(jié)構(gòu)特點(diǎn)，總結(jié)FPGA設(shè)計(jì)技術(shù)及開發(fā)流程，指出實(shí)現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計(jì)，降低設(shè)計(jì)難度，是擴(kuò)展設(shè)計(jì)功能、提高芯片性能和產(chǎn)品性價(jià)比的關(guān)鍵。控制系統(tǒng)由四個(gè)模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機(jī)接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計(jì)結(jié)構(gòu)類型和特點(diǎn)的基礎(chǔ)上，提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計(jì)方法。在PID算法與FPGA的運(yùn)算器邏輯映像過(guò)程中，采用將補(bǔ)碼的加法器代替減法器設(shè)計(jì)，增加整數(shù)運(yùn)算結(jié)果的位擴(kuò)展處理，進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運(yùn)算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語(yǔ)言相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了PID控制器，用Modelsim仿真驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，用Synplify Pro進(jìn)行電路綜合，在Quaitus Ⅱ軟件中實(shí)現(xiàn)布局布線，最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求，論文設(shè)計(jì)完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。將一階、純滯后、大慣性電阻爐溫作為控制對(duì)象，以EP1C3T144 FPGA為核心，構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實(shí)驗(yàn)結(jié)果表明，達(dá)到無(wú)超調(diào)的穩(wěn)定控制要求，為降低FPGA實(shí)現(xiàn)PID控制器的設(shè)計(jì)難度提供了有效的方法。

標(biāo)簽： FPGA PID 控制器

上傳時(shí)間： 2013-06-13

上傳用戶：15071087253
用FPGA實(shí)現(xiàn)以太網(wǎng)控制器.rar

以太網(wǎng)是在20世紀(jì)70年代為解決網(wǎng)絡(luò)中零散的和偶然的堵塞而開發(fā)的，而 IEEE802.3標(biāo)準(zhǔn)是在最初的以太網(wǎng)技術(shù)基礎(chǔ)上于1980年開發(fā)成功的。現(xiàn)在，以太網(wǎng)一詞泛指所有采用CSMA/CD協(xié)議的局域網(wǎng)。以太網(wǎng)2.0版由數(shù)字設(shè)備公司、 Intel公司和Xerox公司聯(lián)合開發(fā)，它與IEEE802.3兼容。本設(shè)計(jì)采用FPGA設(shè)計(jì)以太網(wǎng)控制器代替?zhèn)鹘y(tǒng)的ASCI設(shè)計(jì)方法，主要原因在于FPGA技術(shù)的特點(diǎn)，它作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原由可編程期間門電路數(shù)有限的缺點(diǎn)。使本設(shè)計(jì)的產(chǎn)品十分靈活，可以在多種用戶多種開發(fā)平臺(tái)，硬件環(huán)境下使用而只需要對(duì)設(shè)計(jì)進(jìn)行簡(jiǎn)單的修改和編輯即可，方便了設(shè)計(jì)者和用戶的使用。本論文主要闡述了使用FPGA設(shè)計(jì)開發(fā)以太網(wǎng)控制器的設(shè)計(jì)開發(fā)流程，以及研究了FPGA開發(fā)方法和傳統(tǒng)ASIC開發(fā)方法的區(qū)別和優(yōu)略。主要內(nèi)容為： 1．闡述FPGA技術(shù)的發(fā)展歷史，現(xiàn)狀和將來(lái)的發(fā)展趨勢(shì)。 2．詳細(xì)說(shuō)明了FPGA設(shè)計(jì)開發(fā)以太網(wǎng)控制器的全過(guò)程，包括模塊分析功能分析以及代碼設(shè)計(jì)。 3．采用軟件仿真的方法設(shè)計(jì)和驗(yàn)證了MODELSIM仿真平臺(tái)以及仿真波形圖分析。 4．對(duì)比分析了FPGA和傳統(tǒng)的ASIC開發(fā)過(guò)程的區(qū)別以及優(yōu)缺點(diǎn)。

標(biāo)簽： FPGA 以太網(wǎng)控制器

上傳時(shí)間： 2013-05-25

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基于FPGA的SDRAM控制器設(shè)計(jì)及應(yīng)用.rar

在國(guó)家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲(chǔ)器作為數(shù)據(jù)緩沖存儲(chǔ)。同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強(qiáng)等優(yōu)勢(shì)成為最佳選擇。但是SDRAM卻具有復(fù)雜的時(shí)序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場(chǎng)可編程門陣列FPGA，使用硬件描述語(yǔ)言VHDL，遵循先進(jìn)的自頂向下的設(shè)計(jì)思想實(shí)現(xiàn)對(duì)SDRAM控制器的設(shè)計(jì)。論文引言部分簡(jiǎn)單介紹了CSR控制系統(tǒng)，指出論文的課題來(lái)源與實(shí)際意義。第二章首先介紹了存儲(chǔ)器的概況與性能指標(biāo)，其次較為詳細(xì)介紹了動(dòng)態(tài)存儲(chǔ)器DRAM的基本時(shí)序，最后對(duì)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM進(jìn)行詳盡論述，包括性能、特點(diǎn)、結(jié)構(gòu)以及最為重要的一些操作和時(shí)序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設(shè)計(jì)，重點(diǎn)介紹了具體芯片與FPGA設(shè)計(jì)技術(shù)。第五章為該SDRAM控制器在CsR控制系統(tǒng)中的一個(gè)經(jīng)典應(yīng)用，即同步事例處理器。最后對(duì)FPGA技術(shù)進(jìn)行總結(jié)與展望。本論文完整論述了控制器的設(shè)計(jì)原理和具體實(shí)現(xiàn)。從測(cè)試的結(jié)果來(lái)看，本控制器無(wú)論從結(jié)構(gòu)上，還是軟硬件上設(shè)計(jì)均滿足了工程實(shí)際要求。

標(biāo)簽： SDRAM FPGA 制器設(shè)計(jì)

上傳時(shí)間： 2013-07-19

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