這是我寫的一個關(guān)于fpga verilog的程序希望有對初學著有幫助
標簽： verilog fpga 程序
上傳時間： 2013-08-23
上傳用戶：gundamwzc
多個Verilog和vhdl程序例子，可以作為初學者參考實例，按照電路結(jié)構(gòu)寫出HDL代碼
標簽： Verilog vhdl 程序
上傳時間： 2013-08-26
上傳用戶：athjac
fpga-jpeg-verilog在fpga平臺使用verilog語言進行jpeg算法實現(xiàn)
標簽： fpga-jpeg-verilog verilog fpga jpeg
上傳時間： 2013-08-28
上傳用戶：zoudejile
Verilog實現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機，單片機進行計算和顯示。
標簽： Verilog DDS 正弦信號發(fā)生器 模塊
上傳用戶：asdfasdfd
verilog HDL 編寫的PWM，是初學CPLD者入門Z資源，epm7128stc100-10
標簽： verilog HDL PWM 編寫
上傳時間： 2013-08-30
上傳用戶：aa54
dds設(shè)計，花了一個星期做的,verilog寫的，可生成多種波形，頻率范圍可上M,性能不錯。
標簽： Verilog dds 波形 語言
上傳用戶：wentianyou
用Verilog實現(xiàn)基于FPGA的通用分頻器
標簽： Verilog FPGA 分頻器
上傳用戶：xingyuewubian
verilog 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM
標簽： verilog I2c 編寫 協(xié)議
上傳時間： 2013-08-31
上傳用戶：csgcd001
這是一個FPGA的實驗源碼，可以實現(xiàn)對一段音樂的播放。用Verilog語言編寫的，對初學者會有一定的幫助。
標簽： Verilog FPGA 音樂播放 實驗
上傳時間： 2013-09-01
上傳用戶：13215175592
本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。
標簽： Verilog FPGA HDL 語言
上傳用戶：1417818867
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