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VERILOG HDL

advanced digital design with the VERILOG HDL

advanced digital design with the VERILOG HDL

標簽： advanced digital verilog design

上傳時間： 2013-12-15

上傳用戶：爺?shù)臍赓|(zhì)
VERILOG HDL實現(xiàn)先進先出棧

VERILOG HDL實現(xiàn)先進先出棧，不含測試文件

標簽： verilog HDL 棧

上傳時間： 2015-08-20

上傳用戶：rocwangdp
VERILOG HDL是一種硬件描述語言

VERILOG HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模，想學習的這個資料對你有用。

標簽： Verilog HDL 硬件描述語言

上傳時間： 2015-09-02

上傳用戶：zhaoq123
VERILOG HDL硬件描述語言

VERILOG HDL硬件描述語言，徐振林編著。pdf格式。

標簽： Verilog HDL 硬件描述語言

上傳時間： 2014-12-04

上傳用戶：tianyi223
VERILOG HDL 編寫的PWM

VERILOG HDL 編寫的PWM，是初學CPLD者入門Z資源，epm7128stc100-10

標簽： verilog HDL PWM 編寫

上傳時間： 2015-09-05

上傳用戶：gdgzhym
VERILOG HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型

VERILOG HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗證.PDF 12建模實例.PDF 13語法參考.PDF

標簽： HDL Verilog 模型

上傳時間： 2013-12-28

上傳用戶：Andy123456
王金明的VERILOG HDL程序集合

王金明的VERILOG HDL程序集合，包含各個常用的程序

標簽： Verilog HDL 程序

上傳時間： 2013-11-26

上傳用戶：星仔
基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器　　9.1.1 由系統(tǒng)功能描述時序關(guān)系　　9.1.2 流程圖的設(shè)計　　9.1.3 系統(tǒng)功能描述　　

基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器　　9.1.1 由系統(tǒng)功能描述時序關(guān)系　　9.1.2 流程圖的設(shè)計　　9.1.3 系統(tǒng)功能描述　　9.1.4 邏輯框圖　　9.1.5 延時模塊的詳細描述及仿真　　9.1.6 功能模塊Verilog-HDL描述的模塊化方法　　9.1.7 輸入檢測模塊的詳細描述及仿真　　9.1.8 計數(shù)模塊的詳細描述　　9.1.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真　　9.1.10 可編程單脈沖發(fā)生器的硬件實現(xiàn) 　　9.1.11 關(guān)于電路設(shè)計中常用的幾個有關(guān)名詞

標簽： Verilog-HDL 9.1 功能描述

上傳時間： 2015-09-16

上傳用戶：chfanjiang
基于Verilog-HDL的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器　　9.2.1 LCD顯示單元的工作原理　　9.2.2 顯示邏輯設(shè)計的思路與流程　　9.

基于Verilog-HDL的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器　　9.2.1 LCD顯示單元的工作原理　　9.2.2 顯示邏輯設(shè)計的思路與流程　　9.2.3 LCD顯示單元的硬件實現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化　　9.2.5 task的使用方法　　9.2.6 for循環(huán)語句的使用方法　　9.2.7 二進制數(shù)轉(zhuǎn)換BCD碼的硬件實現(xiàn) 　　9.2.8 可編程單脈沖發(fā)生器與顯示單元的接口　　9.2.9 具有LCD顯示單元的可編程單脈沖發(fā)生器的硬件實現(xiàn) 　　9.2.10 編譯指令-"文件包含"處理的使用方法

標簽： Verilog-HDL LCD 9.2 顯示單元

上傳時間： 2014-06-23

上傳用戶：xc216
基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示　　9.3.1 脈沖計數(shù)器的工作原理　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用

基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示　　9.3.1 脈沖計數(shù)器的工作原理　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用方法　　9.3.4 repeat循環(huán)語句的使用方法　　9.3.5 系統(tǒng)函數(shù)$random的使用方法　　9.3.6 脈沖計數(shù)器的Verilog-HDL描述　　9.3.7 特定脈沖序列的發(fā)生　　9.3.8 脈沖計數(shù)器的硬件實現(xiàn)

標簽： Verilog-HDL parameter 9.3 硬件電路

上傳時間： 2013-12-14

上傳用戶：jeffery

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VERILOG HDL

advanced digital design with the VERILOG HDL

VERILOG HDL實現(xiàn)先進先出棧

VERILOG HDL是一種硬件描述語言

VERILOG HDL硬件描述語言

VERILOG HDL 編寫的PWM

VERILOG HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型

王金明的VERILOG HDL程序集合

基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器　　9.1.1 由系統(tǒng)功能描述時序關(guān)系　　9.1.2 流程圖的設(shè)計　　9.1.3 系統(tǒng)功能描述

基于Verilog-HDL的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器　　9.2.1 LCD顯示單元的工作原理　　9.2.2 顯示邏輯設(shè)計的思路與流程　　9.

基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示　　9.3.1 脈沖計數(shù)器的工作原理　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用