第一章 數字信號處理、計算、程序、 算法和硬線邏輯的基本概念 第二章 VERILOG HDL設計方法概述 第三章 VERILOG HDL的基本語法 第四章 不同抽象級別的VERILOG HDL模型 第五章 基本運算邏輯和它們的VERILOG HDL模型 第六章 運算和數據流動控制邏輯
標簽： Verilog HDL 數字信號處理 基本概念
上傳時間： 2014-01-27
上傳用戶：sclyutian
是一本好書,VERILOG HDL,a guide to digital design and synthesis
標簽： synthesis verilog digital design
上傳時間： 2015-07-14
上傳用戶：熊少鋒
VERILOG HDL 實際工控項目源碼 開發工具 altera quartus2
標簽： quartus2 VERILOG altera HDL
上傳時間： 2013-12-29
上傳用戶：banyou
硬件描述語言,VERILOG HDL,實現了解碼器的設計
標簽： verilog HDL 硬件描述語言 解碼器
上傳時間： 2013-12-22
VERILOG HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。
標簽： Verilog HDL 語言 編寫
上傳時間： 2015-07-18
上傳用戶：yulg
VERILOG HDL編寫的串并轉換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。
標簽： Verilog Modsim iout HDL
上傳時間： 2014-01-15
上傳用戶：lanwei
本原碼是基于VERILOG HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。
標簽： Verilog FPGA HDL 語言
上傳時間： 2015-08-04
上傳用戶：15071087253
本原碼是基于VERILOG HDL語言編寫的，實現了SPI接口設計，可以應用于FPGA,實現SPI協議的接口設計.在MAXII編譯成功,用Modelsim SE 6仿真成功.
上傳用戶：mikesering
本文件提供了用VERILOG HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
標簽： verilog 加法器 HDL 進位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
VERILOG HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標簽： verilog FIFO HDL
上傳時間： 2013-12-28
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