VERILOG浮點乘發器，特定數據結構，指數底為10
標簽： VERILOG 浮點
上傳時間： 2013-12-20
上傳用戶：chenbhdt
VERILOG浮點乘發器，特定數據結構，指數底為10,利用pipeline
上傳時間： 2013-12-24
上傳用戶：ljmwh2000
上傳時間： 2013-12-27
上傳用戶：thinode
上傳時間： 2014-01-26
上傳用戶：dengzb84
VERILOG寫的回波抵消程序，相當于寫了個回波抵消的芯片，不是dsp，可編譯后下載于FPGA,絕對原創，寫了很長時間。
標簽： VERILOG 回波抵消 程序
上傳時間： 2014-01-09
上傳用戶：LouieWu
RS編碼的源代碼使用VERILOG在Xinloinx平臺
標簽： Xinloinx VERILOG RS編碼 源代碼
上傳時間： 2013-12-17
上傳用戶：zgu489
VHDL與VERILOG的比較
標簽： VERILOG VHDL 比較
上傳時間： 2015-02-12
上傳用戶：hopy
VERILOG fifo
標簽： VERILOG fifo
上傳時間： 2015-02-16
上傳用戶：xaijhqx
Synthesizable Verilo---syntax and semantics一本很好的關于VERILOG可綜合設計的參考書
標簽： Synthesizable semantics VERILOG Verilo
上傳用戶：葉山豪
一本全面的VERILOG參考書
標簽： VERILOG
上傳時間： 2013-12-11
上傳用戶：CSUSheep
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