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VERILOG

VERILOGHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VERILOGHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標準。[1]

用VERILOG編寫在FLEX10K上實現(xiàn)的簡易CPU

用VERILOG編寫在FLEX10K上實現(xiàn)的簡易CPU

標簽： VERILOG FLEX 10K CPU

上傳時間： 2015-03-09

上傳用戶：vodssv
VERILOG編寫的32位浮點加法器

VERILOG編寫的32位浮點加法器

標簽： VERILOG 編寫浮點加法器

上傳時間： 2015-03-09

上傳用戶：372825274
VERILOG編寫的全功能串口

VERILOG編寫的全功能串口

標簽： VERILOG 編寫串口

上傳時間： 2014-02-11

上傳用戶：Breathe0125
VERILOG編寫的計算百分比模塊

VERILOG編寫的計算百分比模塊

標簽： VERILOG 編寫分模塊

上傳時間： 2013-12-17

上傳用戶：wang0123456789
VERILOG編寫的流水線模塊

VERILOG編寫的流水線模塊

標簽： VERILOG 編寫流水線模塊

上傳時間： 2015-03-09

上傳用戶：杜瑩12345
VERILOG編寫的alu模塊

VERILOG編寫的alu模塊

標簽： VERILOG alu 編寫模塊

上傳時間： 2015-03-09

上傳用戶：qb1993225
VERILOG

VERILOG，4、5分頻器，5分頻器占空比3：2

標簽： VERILOG

上傳時間： 2015-03-12

上傳用戶：wanghui2438
主要完成數(shù)字電視前端信號處理和緩沖作用的VERILOG源代碼

主要完成數(shù)字電視前端信號處理和緩沖作用的VERILOG源代碼，可以直接使用

標簽： VERILOG 數(shù)字電視信號處理源代碼

上傳時間： 2013-12-18

上傳用戶：woshiayin
包含UART口的VERILOG源程序

包含UART口的VERILOG源程序，該程序在FPGA上驗證通過，可作為芯片設(shè)計，或FPGA設(shè)計的一個完整IP核，硬件設(shè)計的兄弟們可參考一下。

標簽： VERILOG UART 源程序

上傳時間： 2015-03-14

上傳用戶：VRMMO
這是一段控制1394芯片的cpld的VERILOG程序,可以參考,在實際項目中已經(jīng)采用.

這是一段控制1394芯片的cpld的VERILOG程序,可以參考,在實際項目中已經(jīng)采用.

標簽： VERILOG 1394 cpld 控制

上傳時間： 2015-03-14

上傳用戶：ztj182002

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VERILOG

用VERILOG編寫在FLEX10K上實現(xiàn)的簡易CPU

VERILOG編寫的32位浮點加法器

VERILOG編寫的全功能串口

VERILOG編寫的計算百分比模塊

VERILOG編寫的流水線模塊

VERILOG編寫的alu模塊

VERILOG

主要完成數(shù)字電視前端信號處理和緩沖作用的VERILOG源代碼

包含UART口的VERILOG源程序

這是一段控制1394芯片的cpld的VERILOG程序,可以參考,在實際項目中已經(jīng)采用.