用VeRILogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計
標(biāo)簽： VeRILogHDL FPGA 分頻器
上傳時間： 2013-10-28
上傳用戶：xiaoxiang
介紹了PCM采編器的工作原理，并且詳細(xì)解釋了采用VeRILogHDL語言用EDA的方法設(shè)計及實(shí)現(xiàn)PCM采編器的仿真及下栽過程，說明了PCM采編器在通信及廣播領(lǐng)域的廣泛用途。
標(biāo)簽： VeRILogHDL PCM 采編器 語言
上傳時間： 2014-12-30
上傳用戶：changeboy
VeRILogHDL硬件描述語言
標(biāo)簽： VeRILogHDL 硬件描述語言
上傳時間： 2013-11-06
上傳用戶：風(fēng)行天下
VeRILogHDL進(jìn)行fpga設(shè)計的一些基本方法，對初學(xué)者很有幫助
標(biāo)簽： VeRILogHDL fpga
上傳時間： 2013-10-19
上傳用戶：15071087253
上傳時間： 2015-01-02
上傳用戶：oooool
RISC的指令VeRILogHDL實(shí)現(xiàn)
標(biāo)簽： VeRILogHDL RISC 指令
上傳時間： 2014-10-31
上傳用戶：dianxin61
數(shù)字濾波器的FPGA實(shí)現(xiàn),VeRILogHDL
標(biāo)簽： VeRILogHDL FPGA 數(shù)字濾波器
上傳時間： 2014-01-03
上傳用戶：徐孺
RISC CPU的VeRILogHDL描述
標(biāo)簽： VeRILogHDL RISC CPU
上傳時間： 2015-04-08
上傳用戶：csgcd001
CPLD的VeRILogHDL總線代碼,在EPM7128SLC84-10+Quartus4平臺上運(yùn)行通過.
標(biāo)簽： VeRILogHDL Quartus CPLD 7128
上傳時間： 2015-04-12
上傳用戶：liansi
卡式計費(fèi)電話電路,用VeRILogHDL編寫,主要完成模擬真實(shí)電話的功能
標(biāo)簽： VeRILogHDL 計費(fèi) 電話電路 模擬
上傳時間： 2015-05-12
上傳用戶：ayfeixiao
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