亚洲乱码一区,国产精品v亚洲精品v日韩精品,在线看日韩av

VeriLog-HDL

曼徹斯特編碼實現(xiàn)

曼徹斯特編碼實現(xiàn)，verilog HDL 做的，我也是從網(wǎng)上下的

標簽： 曼徹斯特編碼

上傳時間： 2013-12-25

上傳用戶：稀世之寶039
文通過ALTERA公司的quartus II軟件

文通過ALTERA公司的quartus II軟件，用Verilog HDL語言完成多功能數(shù)字鐘的設(shè)計。主要完成的功能為：計時功能，24小時制計時顯示；通過七段數(shù)碼管動態(tài)顯示時間；校時設(shè)置功能，可分別設(shè)置時、分、秒；跑表的啟動、停止、保持顯示和清除。

標簽： quartus ALTERA 軟件

上傳時間： 2013-12-09

上傳用戶：皇族傳媒
設(shè)計一個能進行時、分、秒計時的十二小時制或二十四小時制的數(shù)字鐘

設(shè)計一個能進行時、分、秒計時的十二小時制或二十四小時制的數(shù)字鐘，并具有定時與鬧鐘功能，能在設(shè)定的時間發(fā)出鬧鈴音，能非常方便地對小時、分鐘和秒進行手動調(diào)節(jié)以校準時間，每逢整點，產(chǎn)生報時音報時。實驗平臺： 1. 一臺PC機； 2. MAX+PLUSII10.1。 Verilog HDL語言實現(xiàn)

標簽： 分計時數(shù)字

上傳時間： 2017-01-30

上傳用戶：dreamboy36
VHDL是由美國國防部為描述電子電路所開發(fā)的一種語言

VHDL是由美國國防部為描述電子電路所開發(fā)的一種語言，其全稱為(Very High Speed Integrated Circuit) Hardware Description Language。與另外一門硬件描述語言Verilog HDL相比，VHDL更善于描述高層的一些設(shè)計，包括系統(tǒng)級（算法、數(shù)據(jù)通路、控制）和行為級（寄存器傳輸級），而且VHDL具有設(shè)計重用、大型設(shè)計能力、可讀性強、易于編譯等優(yōu)點逐漸受到硬件設(shè)計者的青睞。但是，VHDL是一門語法相當嚴格的語言，易學性差，特別是對于剛開始接觸VHDL的設(shè)計者而言，經(jīng)常會因某些小細節(jié)處理不當導致綜合無法通過。為此本文就其中一些比較典型的問題展開探討，希望對初學者有所幫助，提高學習進度。

標簽： VHDL 美國電子電路語言

上傳時間： 2017-02-18

上傳用戶：nanshan
FPGA音樂試驗

FPGA音樂試驗，語言：verilog HDL

標簽： FPGA

上傳時間： 2013-12-26

上傳用戶：liansi
FIFO先進先出隊列

FIFO先進先出隊列，一種緩存、或一種管道、設(shè)備、接口（Verilog HDL程序,內(nèi)附說明）

標簽： FIFO 隊列

上傳時間： 2014-01-22

上傳用戶：pompey
幾個常用的接口實驗的程序代碼

幾個常用的接口實驗的程序代碼，用Verilog HDL語言編寫的，包括七段數(shù)碼管、撥碼開關(guān)、蜂鳴器、矩陣鍵盤、串口、I2C、跑馬燈等。

標簽： 接口實驗代碼程序

上傳時間： 2014-12-21

上傳用戶：lz4v4
這是CAN總線控制器的IP核

這是CAN總線控制器的IP核，源碼是由Verilog HDL編寫的。其硬件結(jié)構(gòu)與SJA1000類似，滿足CAN2.0B協(xié)議。

標簽： CAN 總線控制器 IP核

上傳時間： 2014-01-05

上傳用戶：sxdtlqqjl
華為內(nèi)部的FPGA設(shè)計培訓教程

華為內(nèi)部的FPGA設(shè)計培訓教程，詳細闡述了設(shè)計流程圖、Verilog HDL設(shè)計、邏輯仿真、邏輯綜合。對大家的學習一定有幫助的。

標簽： FPGA 華為培訓教程

上傳時間： 2017-06-01

上傳用戶：ls530720646
此實驗例程適用于Actel Flash架構(gòu)的ProASIC3/E系列FPGA

此實驗例程適用于Actel Flash架構(gòu)的ProASIC3/E系列FPGA，適合于FPGA及Verilog HDL的初學者，配套EasyFPGA030開發(fā)套件。

標簽： ProASIC Actel Flash FPGA

上傳時間： 2017-06-01

上傳用戶：hgy9473