伦理在线一区,亚洲激情精品,夜夜嗨av色一区二区不卡

VeriLog-HDL

riscv課程設計報告

riscv課程設計報告，用 Verilog HDL 語言實現一個五級流水線的 RISC-V 的指令子集，并在仿真軟件上加載要求的測試程序和數據，仿真結果正確。只設計 CPU 流水線，不要求設計 Cache 控制器（即不考慮 cache 相聯關系）。 CPU中需要的I-Cache，D-Cache用兩個有限容量的片內RAM仿真代替

標簽： riscv 報告

上傳時間： 2020-03-20

上傳用戶：wssss
ARM M0實驗報告

用 verilog HDL 語言搭建一個以 ARM Cortex-M0 為處理器核的嵌入式SOC系統,系統包含以下幾個部分： (1)ARM Cortex-M0核 (2)AHB總線譯碼器 (3)AHB總線從設備多路復用器 (4)片上存儲器外設 (5)LED外設 (6)七段數碼管 (7)定時器 (8)UART

標簽： ARM 實驗報告

上傳時間： 2020-03-21

上傳用戶：wssss
IEEE_Verilog_2001

The Verilog Hardware Description Language (HDL) is defined in this standard. Verilog HDL is a formal notation intended for use in all phases of the creation of electronic systems. Because it is both machine readable and human readable,it supports the development,verification, synthesis,and testing of hardware designs; the communication of hardware design data; and the maintenance,modification,and procurement of hardware. The primary audiences for this standard are the implementors of tools supporting the language and advanced users of the language.

標簽： ieee verilog

上傳時間： 2021-11-09

上傳用戶：
邏輯設計說明文檔模板

附件為Verilog HDL 工程/模塊詳細設計報告文檔模板，注意文檔僅為框架，沒有具體事例。

標簽： 邏輯設計

上傳時間： 2022-01-07

上傳用戶：kent
Xilinx公司 FPGA開發實用教程 -800頁

Xilinx公司 FPGA開發實用教程 -800頁第1章 FPGA開發簡介更多.. 本章主要介紹FPGA的起源、發展歷史、芯片結構、工作原理、開發流程以及Xilinx公司的主要可編程芯片，為讀者提供FPGA系統設計的基礎知識。第1節可編程邏輯器件基礎第3節基于FPGA的開發流程第2節 FPGA芯片結構第4節 Xilinx公司器件簡介第2章 Verilog HDL語言基礎更多.. 本章主要介紹Verilog語言的基本語法和典型的應用實例，關于VHDL和System C的使用可參考相關文獻，限于篇幅，本書不對它們展開分析。第1節 Verilog HDL語言簡介第3節 VerilogHDL語言的數據類型... 第5節 Verilog代碼書寫規范第6節 Verilog常用程序示例2 第2節 Verilog HDL基本程序結構第4節 Verilog HDL語言的描述

標簽： fpga

上傳時間： 2022-03-25

上傳用戶：20125101110
FPGA那些事兒--TimeQuest靜態時序分析REV7.0

FPGA那些事兒--TimeQuest靜態時序分析REV7.0，FPGA開發必備技術資料--262頁。前言這是筆者用兩年構思準備一年之久的筆記，其實這也是筆者的另一種挑戰。寫《工具篇I》不像寫《Verilog HDL 那些事兒》系列的筆記一樣，只要針對原理和HDL 內容作出解釋即可，雖然《Verilog HDL 那些事兒》夾雜著許多筆者對Verilog 的獨特見解，不過這些內容都可以透過想象力來彌補。然而《工具篇I》需要一定的基礎才能書寫。兩年前，編輯《時序篇》之際，筆者忽然對TimeQuest 產生興趣，可是筆者當時卻就連時序是什么也不懂，更不明白時序有理想和物理之分，為此筆者先著手理想時序的研究。一年后，雖然已掌握解理想時序，但是筆者始終覺得理想時序和TimeQuest 之間缺少什么，這種感覺就像磁極不會沒有原因就相互吸引著？于是漫長的思考就開始了... 在不知不覺中就寫出《整合篇》。HDL 描述的模塊是軟模型，modelsim 仿真的軟模型是理想時序。換之，軟模型經過綜合器總綜合以后就會成為硬模型，也是俗稱的網表。而TimeQuest 分析的對象就是硬模型的物理時序。理想時序與物理時序雖然與物理時序有顯明的區別，但它們卻有黏糊的關系，就像南極和北極的磁性一樣相互作用著。編輯《工具篇I》的過程不也是一番風順，其中也有擱淺或者靈感耗盡的情況。《工具篇I》給筆者最具挑戰的地方就是如何將抽象的概念，將其簡化并且用語言和圖形表達出來。讀者們可要知道《工具篇I》使用許多不曾出現在常規書的用詞與概念... 但是，不曾出現并不代表它們不復存在，反之如何定義與實例化它們讓筆者興奮到夜夜失眠?！豆ぞ咂?I》的書寫方式依然繼承筆者往常的筆記風格，內容排版方面雖然給人次序不一的感覺，不過筆者認為這種次序對學習有最大的幫助。編輯《工具篇I》辛苦歸辛苦，但是筆者卻很熱衷，心情好比小時候研究新玩具一般，一邊好奇一邊疑惑，一邊學習一邊記錄。完成它讓筆者有莫民的愉快感，想必那是筆者久久不失的童心吧?。?/p>
標簽： FPGA TimeQues 靜態時序分析 Verilog HDL

上傳時間： 2022-05-02

上傳用戶：qdxqdxqdxqdx
xilinx fpga開發實用教程田耕徐文波

《Xilinx FPGA開發實用教程》系統講述了Xilinx FPGA的開發知識,包括FPGA開發簡介、Verilog HDL語言基礎、基于Xilinx芯片的HDL語言高級進階、ISE開發環境使用指南、FPGA配置電路及軟件操作、在線邏輯分析儀ChipScope的使用、基于FPGA的數字信號處理技術、基于System Generator的DSP系統開發技術、基于FPGA的可編程嵌入式開發技術、基于FPGA的高速數據連接技術和時序分析原理以及時序分析器的使用11章內容，各章均以實例為基礎，涵蓋了FPGA開發的主要方面。

標簽： xilinx fpga

上傳時間： 2022-06-09

上傳用戶：aben
VerilogHDL那些事兒——整合篇

筆者詳細的談論許多在整合里會出現的微妙思路，如：如何把計數器/定時器整合在某個步驟里，從何提升模塊解讀性和擴展性。此外，在整合篇還有一個重要的討論，那就是 for，while 和 do ... while 等循環。這些都是一些順序語言的佼佼者，可是在 Verilog HDL 語言里它們就黯然失色。整合篇所討論的內容不單是循環而已，整合篇的第二個重點是理想時序和物理時序的整合。說實話，筆者自身也認為要結合“兩個時序”是一件苦差事，理想時序是 Verilog的行為，物理時序則是硬件的行為。不過在它們兩者之間又有微妙的 “黏糊點”，只要稍微利用一下這個“黏糊點”我們就可以非常輕松的寫出符合“兩個時序”的模塊，但是前提條件是充足了解“理想時序”。整合篇里還有一個重點，那就是“精密控時”。實現“精密控時”最笨的方法是被動式的設計方法，亦即一邊仿真，一邊估算時鐘的控制精度。這顯然是非?！皞鹘y”而且“古老”的方法，雖然有效但往往就是最費精神和時間的。相反的，主動式是一種講求在代碼上和想象上實現“精密控時”的設計方法。主動式的設計方法是基于“理想時序”“建模技巧”和“仿順序操作”作為后盾的整合技巧。不說筆者吹牛，如果采用主動式的設計方法驅動 IIC 和 SDRAM 硬件，任何一段代碼都是如此合情合理。

標簽： verilogl

上傳時間： 2022-06-13

上傳用戶：
數字濾波器的MATLAB與FPGA實現——AlteraVerilog版

數字濾波器的MATLAB與FPGA實現——Altera/Verilog版》以Altera公司的FPGA器件為開發平臺，采用MATLAB及Verilog HDL語言為開發工具，詳細闡述數字濾波器的FPGA實現原理、結構、方法以及仿真測試過程，并通過大量工程實例分析FPGA實現過程中的具體技術細節。主要包括FIR濾波器、IIR濾波器、多速率濾波器、自適應濾波器、變換域濾波器、解調系統濾波器設計等內容。本書思路清晰、語言流暢、分析透徹，在簡明闡述設計原理的基礎上，主要追求對工程實踐的指導性，力求使讀者在較短的時間內掌握數字濾波器的FPGA設計知識和技能。第1章　數字濾波器及FPGA概述第2章　設計語言及環境介紹第3章　FPGA實現數字信號處理基礎第4章　FIR濾波器的FPGA設計與實現第5章　IIR濾波器的MATLAB與FPGA實現第6章　多速率濾波器的FPGA實現第7章　自適應濾波器的FPGA實現第8章　變換域濾波器的FPGA實現第9章　解調系統濾波器的FPGA實現

標簽： 數字濾波器 matlab fpga

上傳時間： 2022-06-14

上傳用戶：
（網盤）FPGA 資料視頻

黑金—Verilog HDL教程 -黑金—NIOSII視頻教程 -黑金—FPGA-驅動篇 -夏宇聞—VerilogHDL視頻教程.rar 144M特權—深入淺出玩轉FPGA視頻（35講）.rar 1.7G

標簽： fpga 視頻教程

上傳時間： 2022-06-14

上傳用戶：jason_vip1