Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。
標簽： Verilog HDL 語言 編寫
上傳時間： 2015-07-18
上傳用戶：yulg
Verilog HDL編寫的串并轉換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。
標簽： Verilog Modsim iout HDL
上傳時間： 2014-01-15
上傳用戶：lanwei
回溯演算法解迷宮問題-VB 本代碼是回溯演算法的非常經典的例子，可以做遊戲作簡單參考
標簽： 算法 VB
上傳時間： 2013-12-29
上傳用戶：helmos
本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。
標簽： Verilog FPGA HDL 語言
上傳時間： 2015-08-04
上傳用戶：15071087253
本原碼是基于Verilog HDL語言編寫的，實現了SPI接口設計，可以應用于FPGA,實現SPI協議的接口設計.在MAXII編譯成功,用Modelsim SE 6仿真成功.
上傳用戶：mikesering
本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
標簽： verilog 加法器 HDL 進位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
verilog HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標簽： verilog FIFO HDL
上傳時間： 2013-12-28
上傳用戶：qwe1234
advanced digital design with the verilog hdl
標簽： advanced digital verilog design
上傳時間： 2013-12-15
上傳用戶：爺的氣質
verilog HDL實現先進先出棧，不含測試文件
標簽： verilog HDL 棧
上傳時間： 2015-08-20
上傳用戶：rocwangdp
j2me的PushRegister代碼,用來從服務器端來向客戶端發送信息
標簽： PushRegister j2me
上傳時間： 2014-01-19
上傳用戶：plsee
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