基于Verilog-HDL的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示 9.6.1 脈沖高電平和低電平持續時間測量的工作原理 9.6.2 高低電平持續時間測量模塊的設計與實現 9.6.3 改進型高低電平持續時間測量模塊的設計與實現 9.6.4 begin聲明語句的使用方法 9.6.5 initial語句和always語句的使用方法 9.6.6 時標信號發生模塊的設計與實現 9.6.7 脈沖高低電平持續時間測量的Verilog-HDL描述 9.6.8 脈沖高低電平持續時間測量的硬件實現
標簽： Verilog-HDL 低電平 9.6 時間測量
上傳時間： 2013-11-30
上傳用戶：chenlong
基于Verilog-HDL的硬件電路的實現 9.7 步進電機的控制 9.7.1 步進電機驅動的邏輯符號 9.7.2 步進電機驅動的時序圖 9.7.3 步進電機驅動的邏輯框圖 9.7.4 計數模塊的設計與實現 9.7.5 譯碼模塊的設計與實現 9.7.6 步進電機驅動的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時間尺度`timescale"的使用方法 9.7.9 系統任務-"$finish"的使用方法 9.7.10 步進電機驅動的硬件實現
標簽： Verilog-HDL 步進電機驅動 9.7 硬件電路
上傳時間： 2014-01-23
上傳用戶：拔絲土豆
基于Verilog-HDL的硬件電路的實現 9.8 基于256點陣的漢字顯示 9.8.1 單個靜止漢字顯示的設計原理及其仿真實現 9.8.2 單個靜止漢字顯示的硬件實現 9.8.3 多個靜止漢字顯示的設計原理及其硬件實現 9.8.4 單個運動漢字顯示的設計原理及其硬件實現 9.8.5 多個運動漢字顯示的設計原理及其硬件實現
標簽： Verilog-HDL 漢字顯示 9.8 256
上傳時間： 2013-12-31
上傳用戶：l254587896
基本運算邏輯和它們的Verilog HDL模型
標簽： Verilog HDL 運算 模型
上傳時間： 2015-09-17
上傳用戶：qw12
原創VERILOG HDL 實現CACHE的操作，有需要請下載
標簽： VERILOG CACHE HDL 操作
上傳時間： 2015-09-20
上傳用戶：181992417
verilog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫
標簽： verilog hdl CPU 編寫
上傳時間： 2013-12-10
上傳用戶：
Verilog 程序例子 王金明：《Verilog HDL程序設計教程》程序例子，帶說明。
標簽： Verilog HDL 程序 教程
上傳時間： 2014-01-08
上傳用戶：star_in_rain
aes算法的verilog hdl實現，供給大家作為參考 。
標簽： verilog aes hdl 算法
上傳時間： 2013-12-18
上傳用戶：gundan
verilog HDL picoblaze07.3.20
標簽： picoblaze verilog HDL 07
上傳時間： 2015-09-26
上傳用戶：zyt
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219數碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現了《電子線路設計• 測試• 實驗》課程中多功能數字鐘實驗所要求的所有功能和其它一些擴展功能。包括：基本功能——以數字形式顯示時、分、秒的時間，小時計數器為同步24進制，可手動校時、校分；擴展功能——仿廣播電臺正點報時，任意時刻鬧鐘（選做），自動報整點時數（選做）；其它擴展功能——顯示年月日（能處理大月小月，可手動任意設置年月日），秒表（包括開始、暫停和清零）。
標簽： Cyclone Verilog Altera 144C
上傳時間： 2015-09-27
上傳用戶：1051290259
蟲蟲下載站版權所有 京ICP備2021023401號-1
