MSP430定時(shí)器A測(cè)量脈沖寬度 附加程序和注釋詳解
標(biāo)簽： MSP 430 定時(shí)器 測(cè)量
上傳時(shí)間： 2013-06-26
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Verilog基本電路設(shè)計(jì)指導(dǎo)書(shū)，可以作為學(xué)習(xí)verilog的入門(mén)書(shū)籍
標(biāo)簽： Verilog 基本電路 設(shè)計(jì)指導(dǎo)
上傳時(shí)間： 2013-04-24
上傳用戶：20160811
華為的verilog編碼規(guī)范，寫(xiě)得很不錯(cuò)！我就是用這個(gè)規(guī)范，需要的下載看看吧，免積分咯！~
標(biāo)簽： verilog 華為 編碼規(guī)范
上傳用戶：chongcongying
使用VHDL語(yǔ)言編寫(xiě)的A/D轉(zhuǎn)換程序，可在FPGA平臺(tái)使用
標(biāo)簽： VHDL 語(yǔ)言 編寫(xiě) 程序
上傳時(shí)間： 2013-08-06
上傳用戶：杏簾在望
可編程邏輯器件 pld/fpga,vhdl/verilog的相關(guān)學(xué)習(xí)資料，設(shè)計(jì)技巧，抓緊免費(fèi)下載。
標(biāo)簽： verilog fpga vhdl pld
上傳用戶：李彥東
基于Xilinx FPGA的DDRSDRAM的Verilog控制代碼，使用的FPGA為Virtex-4，實(shí)現(xiàn)對(duì)DDRSDRAM的簡(jiǎn)單控制（對(duì)一系列地址的寫(xiě)入和讀取）。
標(biāo)簽： DDRSDRAM Verilog Xilinx FPGA
上傳時(shí)間： 2013-08-07
上傳用戶：ainimao
使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器
標(biāo)簽： Verilog SDRAM FPGA 控制器
上傳時(shí)間： 2013-08-08
上傳用戶：litianchu
實(shí)現(xiàn)USB接口功能的VHDL和verilog完整源代碼
標(biāo)簽： verilog VHDL USB 接口功能
上傳時(shí)間： 2013-08-11
上傳用戶：yangzhiwei
使用Verilog編寫(xiě)的同步FIFO，可通過(guò)設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫(xiě)入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。
標(biāo)簽： Verilog FIFO 編寫(xiě)
上傳時(shí)間： 2013-08-12
上傳用戶：ljt101007
verilog 代碼，讀寫(xiě)SDRAM 不帶仿真，需要自己編寫(xiě)測(cè)試文件
標(biāo)簽： verilog SDRAM 代碼 讀寫(xiě)
上傳時(shí)間： 2013-08-13
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