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Verilog-hdl

用verilog HDL編寫的并串轉(zhuǎn)換模塊

用verilog HDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件仿真過，也可綜合

標簽： verilog HDL 編寫轉(zhuǎn)換模塊

上傳時間： 2014-10-10

上傳用戶：han_zh
uart using verilog hdl

uart using verilog hdl

標簽： verilog using uart hdl

上傳時間： 2017-07-21

上傳用戶：haoxiyizhong
verilog HDL 代碼綜合風格

verilog HDL 代碼綜合風格，非常適合初學者

標簽： verilog HDL 代碼

上傳時間： 2013-12-03

上傳用戶：xaijhqx
次代碼利用verilog HDL來描述的

次代碼利用verilog HDL來描述的，可以實現(xiàn)2倍頻功能，只是頻率有一點誤差。

標簽： verilog HDL 代碼

上傳時間： 2014-01-11

上傳用戶：維子哥哥
用verilog HDL實現(xiàn)狀態(tài)機的設(shè)計

用verilog HDL實現(xiàn)狀態(tài)機的設(shè)計

標簽： verilog HDL 狀態(tài)

上傳時間： 2014-01-22

上傳用戶：netwolf
中文版Verilog HDL簡明教程

中文版Verilog HDL簡明教程，很簡潔，結(jié)合實例，很容易理解，適合初學者。

標簽： Verilog HDL 簡明教程

上傳時間： 2014-01-25

上傳用戶：colinal
本書介紹了大量verilog HDL程序設(shè)計的實例

本書介紹了大量verilog HDL程序設(shè)計的實例，對于verilog語言學習者和從事相關(guān)工作的工程師來說，都有一定的學習和參考價值。

標簽： verilog HDL 程序設(shè)計

上傳時間： 2014-01-17

上傳用戶：czl10052678
Verilog HDL中關(guān)于賦值語句的ppt

Verilog HDL中關(guān)于賦值語句的ppt

標簽： Verilog HDL

上傳時間： 2017-08-23

上傳用戶：ccclll
本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog HDL語言描述.

本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog HDL語言描述.

標簽： Verilog HDL 程序全加器

上傳時間： 2013-12-03

上傳用戶：moerwang
流水線乘法器與加法器開發(fā)環(huán)境：Modelsim（verilog hdl）

流水線乘法器與加法器開發(fā)環(huán)境：Modelsim（verilog hdl）

標簽： Modelsim verilog hdl 流水線

上傳時間： 2017-09-02

上傳用戶：lx9076