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VirtEx

  • H.264幀內(nèi)預(yù)測算法優(yōu)化及幾個重要模塊的FPGA實(shí)現(xiàn).rar

    H.264作為新一代視頻編碼標(biāo)準(zhǔn),相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2,在相同畫質(zhì)下,平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu),實(shí)現(xiàn)靈活性極大,其規(guī)定了三個檔次,每個檔次支持一組特定的編碼功能,并支持一類特定的應(yīng)用,因此。H.264的編碼器的設(shè)計可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能,但是其復(fù)雜度卻比一般編碼器高的多。本文對H.264進(jìn)行了編碼復(fù)雜度分析,并統(tǒng)計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法,提高了幀內(nèi)預(yù)測編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測時,為了得到一個宏塊的預(yù)測模式,需要進(jìn)行592次率失真代價計算。因此為了降低幀內(nèi)預(yù)測模式選擇的計算復(fù)雜度,本文改進(jìn)了幀內(nèi)預(yù)測模式選擇算法。實(shí)踐證明,在PSNR值的損失可以忽略不計的情況下,該算法相比原算法,幀內(nèi)編碼時間平均節(jié)約60﹪以上,對編碼的實(shí)時性有較大幫助。 為了實(shí)現(xiàn)實(shí)時編碼,考慮到FPGA的高效運(yùn)算速度和使用靈活性,本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu),并對影響編碼速度,且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進(jìn)行了綜合和時序仿真,并將驗(yàn)證后通過的系統(tǒng)模塊下載到Xilinx VirtEx-Ⅱ Pro的FPGA中,進(jìn)行了在線測試,驗(yàn)證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實(shí)時壓縮編碼的功能。 本文對H.264編碼器幀內(nèi)預(yù)測模式選擇算法的改進(jìn),算法實(shí)現(xiàn)簡單,對軟件編碼的實(shí)時性有很大幫助。本文對在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試,這對H.264編碼器芯片的設(shè)計有著積極的借鑒性。

    標(biāo)簽: FPGA 264 幀內(nèi)預(yù)測

    上傳時間: 2013-06-13

    上傳用戶:夜月十二橋

  • 基于FPGA的JPEG壓縮編碼的研究與實(shí)現(xiàn).rar

    隨著移動終端、多媒體、通信、圖像掃描技術(shù)的發(fā)展,圖像應(yīng)用日益廣泛,壓縮編碼技術(shù)對圖像處理中大量數(shù)據(jù)的存儲和傳輸至關(guān)重要。同時, FPGA單片規(guī)模的不斷擴(kuò)大,在FPGA芯片內(nèi)實(shí)現(xiàn)復(fù)雜的數(shù)字信號處理系統(tǒng)也成為現(xiàn)實(shí),因此采用FPGA實(shí)現(xiàn)圖像壓縮已成為一種必然趨勢。JPEG靜態(tài)圖像壓縮標(biāo)準(zhǔn)應(yīng)用非常廣泛,是圖像壓縮中主要的標(biāo)準(zhǔn)之一。研究JPEG圖像壓縮在FPGA上的實(shí)現(xiàn),具有廣闊的應(yīng)用背景。 論文從實(shí)際工程應(yīng)用出發(fā),通過設(shè)計圖像壓縮的IP核,完成JPEG壓縮算法在FPGA上的實(shí)現(xiàn)。首先闡述JPEG基本模式的壓縮編碼的標(biāo)準(zhǔn),然后在設(shè)計規(guī)劃過程中,采用SOC的設(shè)計思想,給出整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、層次劃分,對各個模塊的HDL實(shí)現(xiàn)進(jìn)行詳細(xì)的描述,最后完成整體驗(yàn)證。方案采用了IP核復(fù)用的設(shè)計技術(shù),基于Xilinx公司本身的IP核,進(jìn)行了再次開發(fā)。在研究JPEG標(biāo)準(zhǔn)的核心算法DCT的基礎(chǔ)上,加以改進(jìn),設(shè)計了適合器件結(jié)構(gòu)的基于DA算法的DCT變換的IP核。通過結(jié)構(gòu)和算法的優(yōu)化,提高了速度,減少占用過多的片內(nèi)資源。 設(shè)計基于Xilinx的VirtEx- II系列的FPGA的硬件平臺,在ISE7.1中編譯綜合,最后通過Modelsim仿真驗(yàn)證。分辨率為352×288大小的源圖像,在不同的壓縮等級設(shè)置下,均測試通過。仿真驗(yàn)證的結(jié)果表明:基于FPGA的JPEG壓縮編碼占用較少的硬件資源,可在較高的工作頻率下運(yùn)行,設(shè)計在速度和資源利用率方面達(dá)到了較優(yōu)的狀態(tài),能夠滿足一般圖像壓縮的要求。 整個設(shè)計可以作為單獨(dú)的JPEG編碼芯片也可以作為IP核添加到其他系統(tǒng)中去,具有一定的使用價值。

    標(biāo)簽: FPGA JPEG 壓縮編碼

    上傳時間: 2013-04-24

    上傳用戶:nairui21

  • 基于FPGA的圖像壓縮系統(tǒng)的設(shè)計與實(shí)現(xiàn).rar

    隨著信息技術(shù)和計算機(jī)技術(shù)的飛速發(fā)展,數(shù)字信號處理已經(jīng)逐漸發(fā)展成一門關(guān)鍵的技術(shù)科學(xué)。圖像處理作為一種重要的現(xiàn)代技術(shù),己經(jīng)在通信、航空航天、遙感遙測、生物醫(yī)學(xué)、軍事、信息安全等領(lǐng)域得到廣泛的應(yīng)用。圖像處理特別是高分辨率圖像實(shí)時處理的實(shí)現(xiàn)技術(shù)對相關(guān)領(lǐng)域的發(fā)展具有深遠(yuǎn)意義。另外,現(xiàn)場可編程門陣列FPGA和高效率硬件描述語言Verilog HDL的結(jié)合,大大變革了電子系統(tǒng)的設(shè)計方法,加速了系統(tǒng)的設(shè)計進(jìn)程,為圖像壓縮系統(tǒng)的實(shí)現(xiàn)提供了硬件支持和軟件保障。 本文主要包括以下幾個方面的內(nèi)容: (1)結(jié)合某工程的具體需求,設(shè)計了一種基于FPGA的圖像壓縮系統(tǒng),核心硬件選用XILINX公司的VirtEx-Ⅱ Pro系列FPGA芯片,存儲器件選用MICRON公司的MT48LC4M16A2SDRAM,圖像壓縮的核心算法選用近無損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語言實(shí)現(xiàn)了JPEG-LS標(biāo)準(zhǔn)中的基本算法,為課題組成員進(jìn)行算法改進(jìn)提供了有力支持。 (3)用Verilog硬件描述語言設(shè)計并實(shí)現(xiàn)了SDRAM控制器模塊,使核心壓縮模塊能夠方便靈活地訪問片外存儲器。 (4)構(gòu)建了圖像壓縮系統(tǒng)的測試平臺,對實(shí)現(xiàn)的SDRAM控制器模塊和JPEG-LS基本算法模塊進(jìn)行了軟件仿真測試和硬件測試,驗(yàn)證了其功能的正確性。

    標(biāo)簽: FPGA 圖像壓縮系統(tǒng)

    上傳時間: 2013-04-24

    上傳用戶:a3318966

  • 基于FPGA的FFT設(shè)計與實(shí)現(xiàn).rar

    隨著數(shù)字電子技術(shù)的發(fā)展,數(shù)字信號處理技術(shù)廣泛應(yīng)用于通訊、語音處理、計算機(jī)和多媒體等領(lǐng)域。快速傅里葉變換FFT作為數(shù)字信號處理的核心技術(shù)之一,使離散傅里葉變換的運(yùn)算時間縮短了幾個數(shù)量級。 現(xiàn)場可編程門陣列FPGA是近年來迅速發(fā)展起來的新型可編程器件。隨著它的不斷應(yīng)用,使電子設(shè)計的規(guī)模和集成度不斷提高,同時也帶來了電子系統(tǒng)設(shè)計方法和設(shè)計思想的不斷推陳出新。 本文主要研究如何利用FPGA實(shí)現(xiàn)FFT處理器,包括算法選取、算法驗(yàn)證、系統(tǒng)結(jié)構(gòu)設(shè)計、各個模塊設(shè)計、FPGA實(shí)現(xiàn)和測試整個流程。設(shè)計采用基-2按時間抽取算法,以XILINX公司提供的ISE6.1為軟件平臺,利用Verilog HDL描述的方式實(shí)現(xiàn)了512點(diǎn)16bits復(fù)數(shù)塊浮點(diǎn)結(jié)構(gòu)的FFT系統(tǒng),并以FPGA芯片VirtExⅡXC2V1000為硬件平臺,進(jìn)行了仿真、綜合等工作。仿真結(jié)果表明其計算結(jié)果達(dá)到了一定的精度,運(yùn)算速度可以滿足一般實(shí)時信號處理的要求。

    標(biāo)簽: FPGA FFT

    上傳時間: 2013-04-24

    上傳用戶:lwwhust

  • 基于FPGA的磁盤陣列控制器的硬件設(shè)計與實(shí)現(xiàn).rar

    隨著存儲技術(shù)的迅速發(fā)展,存儲業(yè)務(wù)需求的不斷增長,獨(dú)立的磁盤冗余陣列可利用多個磁盤并行存取提高存儲系統(tǒng)的性能。磁盤陣列技術(shù)采用硬件和軟件兩種方式實(shí)現(xiàn),軟件RAID(Redundant Array of Independent Disks)主要利用操作系統(tǒng)提供的軟件實(shí)現(xiàn)磁盤冗余陣列功能,對系統(tǒng)資源利用率高,節(jié)省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中,系統(tǒng)資源占用率低,可移植性好。 分析了軟件RAID的性能瓶頸,使用硬件直接完成部分計算提高軟件RAID性能。針對RAID5采用FPGA(Field Programmable Gate Array)技術(shù)實(shí)現(xiàn)RAID控制器硬件設(shè)計,完成磁盤陣列啟動、數(shù)據(jù)緩存(Cache)以及數(shù)據(jù)XOR校驗(yàn)等功能。基于硬件RAID的理論,提出一種基于VirtEx-4的硬件RAID控制器的系統(tǒng)設(shè)計方案:獨(dú)立微處理器和較大容量的內(nèi)存;實(shí)現(xiàn)RAID級別遷移,在線容量擴(kuò)展,在線數(shù)據(jù)熱備份等高效、用戶可定制的高級RAID功能;利用VirtEx-4內(nèi)置硬PowerPC完成RAID服務(wù)器部分配置和管理工作,運(yùn)行Linux操作系統(tǒng)、RAID管理軟件等。控制器既可以作為RAID控制卡在服務(wù)器上使用,也可作為一個獨(dú)立的系統(tǒng),成為磁盤陣列的調(diào)試平臺。 隨著集成電路的發(fā)展,芯片的體積越來越小,電路的布局布線密度越來越大,信號的工作頻率也越來越高,高速電路的傳輸線效應(yīng)和信號完整性問題越來越明顯。RAID控制器屬于高速電路的范疇,在印刷電路板(Printed Circuit Block, PCB)實(shí)現(xiàn)時分別從疊層設(shè)計、布局、電源完整性、阻抗匹配和串?dāng)_等方面考慮了信號完整性問題,并基于IBIS(I/O Buffer Information Specification)模型進(jìn)行了信號完整性分析及仿真。

    標(biāo)簽: FPGA 磁盤陣列 控制器

    上傳時間: 2013-04-24

    上傳用戶:jeffery

  • RS編譯碼器的設(shè)計與FPGA實(shí)現(xiàn)

    Reed-Solomon碼(簡稱RS碼)是一種具有很強(qiáng)糾正突發(fā)和隨機(jī)錯誤能力的信道編碼方式,在深空通信、移動通信、磁盤陣列以及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 本文簡要介紹了有限域基本運(yùn)算的算法和常用的RS編碼算法,分析了改進(jìn)后的Euclid算法和改進(jìn)后的BM算法,針對改進(jìn)后的BM算法提出了一種流水線結(jié)構(gòu)的譯碼器實(shí)現(xiàn)方案并改進(jìn)了該算法的實(shí)現(xiàn)結(jié)構(gòu),在譯碼器復(fù)雜度和譯碼延時上作了折衷,降低了譯碼器的復(fù)雜度并提高了譯碼器的最高工作頻率。在Xilinx公司的VirtEx-Ⅱ系列FPGA上設(shè)計實(shí)現(xiàn)了RS(255,239)編譯碼器,證明了該方案的可行性。

    標(biāo)簽: FPGA RS編譯碼

    上傳時間: 2013-06-11

    上傳用戶:奇奇奔奔

  • 基于FPGA的高速高階FIR濾波器設(shè)計

      隨著雷達(dá)、圖像、通信等領(lǐng)域?qū)π盘柛咚偬幚淼囊螅芯咳藛T正尋求高速的數(shù)字信號處理算法,以滿足這種高速地處理數(shù)據(jù)的需要。常用的高速實(shí)時數(shù)字信號處理的器件有ASIC、可編程的數(shù)字信號處理芯片、FPGA,等等。  本文研究了時域FPGA上實(shí)現(xiàn)高速高階FIR數(shù)字濾波器結(jié)構(gòu),并實(shí)現(xiàn)了高壓縮比的LFM脈沖信號的匹配濾波。文章根據(jù)FIR數(shù)字濾波器理論,分析比較實(shí)現(xiàn)了FIR濾波器的方法;使用并行分布式算法,在Xilinx的VirtExⅡFPGA系列芯片上設(shè)計了高速高階FIR濾波器。并詳細(xì)進(jìn)行了分析;設(shè)計出了一個256階的線性調(diào)頻脈沖壓縮信號的匹配濾波器設(shè)計實(shí)例,并用ModelSim軟件進(jìn)行了仿真。

    標(biāo)簽: FPGA FIR 濾波器設(shè)計

    上傳時間: 2013-07-18

    上傳用戶:yt1993410

  • 采用FPGA實(shí)現(xiàn)基于ATCA架構(gòu)的2.5Gbps串行背板接口

    當(dāng)前,在系統(tǒng)級互連設(shè)計中高速串行I/O技術(shù)迅速取代傳統(tǒng)的并行I/O技術(shù)正成為業(yè)界趨勢。人們已經(jīng)意識到串行I/O“潮流”是不可避免的,因?yàn)樵诟哂?Gbps的速度下,并行I/O方案已經(jīng)達(dá)到了物理極限,不能再提供可靠和經(jīng)濟(jì)的信號同步方法。基于串行I/O的設(shè)計帶來許多傳統(tǒng)并行方法所無法提供的優(yōu)點(diǎn),包括:更少的器件引腳、更低的電路板空間要求、減少印刷電路板(PCB)層數(shù)、PCB布局布線更容易、接頭更小、EMI更少,而且抵抗噪聲的能力也更好。高速串行I/O技術(shù)正被越來越廣泛地應(yīng)用于各種系統(tǒng)設(shè)計中,包括PC、消費(fèi)電子、海量存儲、服務(wù)器、通信網(wǎng)絡(luò)、工業(yè)計算和控制、測試設(shè)備等。迄今業(yè)界已經(jīng)發(fā)展出了多種串行系統(tǒng)接口標(biāo)準(zhǔn),如PCI Express、串行RapidIO、InfiniBand、千兆以太網(wǎng)、10G以太網(wǎng)XAUI、串行ATA等等。 Aurora協(xié)議是為私有上層協(xié)議或標(biāo)準(zhǔn)上層協(xié)議提供透明接口的串行互連協(xié)議,它允許任何數(shù)據(jù)分組通過Aurora協(xié)議封裝并在芯片間、電路板間甚至機(jī)箱間傳輸。Aurora鏈路層協(xié)議在物理層采用千兆位串行技術(shù),每物理通道的傳輸波特率可從622Mbps擴(kuò)展到3.125Gbps。Aurora還可將1至16個物理通道綁定在一起形成一個虛擬鏈路。16個通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數(shù)據(jù)傳輸速率。Aurora可優(yōu)化支持范圍廣泛的應(yīng)用,如太位級路由器和交換機(jī)、遠(yuǎn)程接入交換機(jī)、HDTV廣播系統(tǒng)、分布式服務(wù)器和存儲子系統(tǒng)等需要極高數(shù)據(jù)傳輸速率的應(yīng)用。 傳統(tǒng)的標(biāo)準(zhǔn)背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統(tǒng)的并行總線背板。現(xiàn)在,高速串行背板速率普遍從622Mbps到3.125Gbps,甚至超過10Gbps。AdvancedTCA(先進(jìn)電信計算架構(gòu))正是在這種背景下作為新一代的標(biāo)準(zhǔn)背板平臺被提出并得到快速的發(fā)展。它由PCI工業(yè)計算機(jī)制造商協(xié)會(PICMG)開發(fā),其主要目的是定義一種開放的通信和計算架構(gòu),使它們能被方便而迅速地集成,滿足高性能系統(tǒng)業(yè)務(wù)的要求。ATCA作為標(biāo)準(zhǔn)串行總線結(jié)構(gòu),支持高速互聯(lián)、不同背板拓?fù)洹⒏咝盘柮芏取?biāo)準(zhǔn)機(jī)械與電氣特性、足夠步線長度等特性,滿足當(dāng)前和未來高系統(tǒng)帶寬的要求。 采用FPGA設(shè)計高速串行接口將為設(shè)計帶來巨大的靈活性和可擴(kuò)展能力。Xilinx VirtEx-IIPro系列FPGA芯片內(nèi)置了最多24個RocketIO收發(fā)器,提供從622Mbps到3.125Gbps的數(shù)據(jù)速率并支持所有新興的高速串行I/O接口標(biāo)準(zhǔn)。結(jié)合其強(qiáng)大的邏輯處理能力、豐富的IP核心支持和內(nèi)置PowerPC處理器,為企業(yè)從并行連接向串行連接的過渡提供了一個理想的連接平臺。 本文論述了采用Xilinx VirtEx-IIPro FPGA設(shè)計傳輸速率為2.5Gbps的高速串行背板接口,該背板接口完全符合PICMG3.0規(guī)范。本文對串行高速通道技術(shù)的發(fā)展背景、現(xiàn)狀及應(yīng)用進(jìn)行了簡要的介紹和分析,詳細(xì)分析了所涉及到的主要技術(shù)包括線路編解碼、控制字符、逗點(diǎn)檢測、擾碼、時鐘校正、通道綁定、預(yù)加重等。同時對AdvancedTCA規(guī)范以及Aurora鏈路層協(xié)議進(jìn)行了分析, 并在此基礎(chǔ)上給出了FPGA的設(shè)計方法。最后介紹了基于VirtEx-IIPro FPGA的ATCA接口板和MultiBERT設(shè)計工具,可在標(biāo)準(zhǔn)ATCA機(jī)框內(nèi)完成單通道速率為2.5Gbps的全網(wǎng)格互聯(lián)。

    標(biāo)簽: FPGA ATCA Gbps 2.5

    上傳時間: 2013-05-29

    上傳用戶:frank1234

  • 基于FPGA的8051 IP核的設(shè)計

    本文探索了自主系統(tǒng)CPU設(shè)計方法和經(jīng)驗(yàn),同時對80C51產(chǎn)品進(jìn)行了必要的改進(jìn)。 文章采用XILINX公司的VirtEx-ⅡPro系列FPGA芯片,在相關(guān)EDA軟件平臺的支持下進(jìn)行基于FPGA的8051芯片的設(shè)計。在已公開的8051源代碼的基礎(chǔ)上,對其中的程序存儲器、指令存儲器做了較大幅度的修改,增加了定時器、串行收發(fā)器的軟件編寫,VerilogHDL語句共6000余行(見附錄光盤)。在設(shè)計中筆者特別的注意了源代碼中組合邏輯循環(huán)的去除,時序設(shè)計中合理確定建立時間和保持時間,保證了工作頻率的提高(工作頻率由12MHz提高到約30MHz),串行收發(fā)器的下載實(shí)驗(yàn)驗(yàn)證了該模塊頻率的提高。對設(shè)計高頻CPU提供了有益的借鑒。本文利用Modelsim進(jìn)行了功能仿真和后仿真,利用Synplify進(jìn)行了綜合,仿真和綜合結(jié)果達(dá)到了設(shè)計的預(yù)期要求,并為下載和組成系統(tǒng)作了準(zhǔn)備工作(設(shè)計了外圍電路的PCB板圖)。

    標(biāo)簽: FPGA 8051 IP核

    上傳時間: 2013-06-28

    上傳用戶:梧桐

  • MIMO-GMC系統(tǒng)中Turbo譯碼器的設(shè)計及FPGA實(shí)現(xiàn)

    Turbo碼是一類并行級聯(lián)的系統(tǒng)卷積碼,它是在綜合級聯(lián)碼、最大后驗(yàn)概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎(chǔ)上的一種創(chuàng)新。Turbo碼的基本原理是通過對編碼器結(jié)構(gòu)的巧妙設(shè)計,多個子碼通過交織器隔離進(jìn)行并行級聯(lián)編碼輸出,增大了碼距。譯碼器則以類似內(nèi)燃機(jī)引擎廢氣反復(fù)利用的機(jī)理進(jìn)行迭代譯碼以反復(fù)利用有效信息流,從而獲得卓越的糾錯能力。計算機(jī)仿真表明,Turbo碼不但在加性高斯噪聲信道下性能優(yōu)越,而且具有很強(qiáng)的抗衰落、抗干擾能力,當(dāng)交織長度足夠長時,其糾錯性能接近香農(nóng)極限。 FPGA(FieldProgrammableGateArray),即現(xiàn)場可編程門陣列,是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA技術(shù)具有大規(guī)模、高集成度、高可靠性、設(shè)計周期短、投資小、靈活性強(qiáng)等優(yōu)點(diǎn),逐步成為復(fù)雜數(shù)字硬件電路設(shè)計的理想選擇。 本論文以東南大學(xué)移動通信實(shí)驗(yàn)室B3G課題組提出的“支持多天線的廣義多載波無線傳輸技術(shù)”(MIMO-GMC)為背景,分析了Turbo譯碼算法,并針對MIMO-GMC系統(tǒng)的迭代接收機(jī)中所采用的外信息保留和聯(lián)合檢測譯碼迭代的特點(diǎn),完成了采用滑動窗Log-MAP算法的軟輸入、軟輸出的Turbo譯碼器的設(shè)計。整個譯碼器模塊的設(shè)計采用Verilog語言描述,并在VirtExⅡPro系列FPGA芯片上實(shí)現(xiàn)。

    標(biāo)簽: MIMO-GMC Turbo FPGA

    上傳時間: 2013-04-24

    上傳用戶:shanml

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