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Virtex

WP370 -采用智能時(shí)鐘門(mén)控技術(shù)降低動(dòng)態(tài)開(kāi)關(guān)功耗

　　賽靈思推出業(yè)界首款自動(dòng)化精細(xì)粒度時(shí)鐘門(mén)控解決方案，該解決方案可將 Virtex®-6 和 Spartan®-6 FPGA 設(shè)計(jì)方案的動(dòng)態(tài)功耗降低高達(dá) 30%。賽靈思智能時(shí)鐘門(mén)控優(yōu)化可自動(dòng)應(yīng)用于整個(gè)設(shè)計(jì)，既無(wú)需在設(shè)計(jì)流程中添加更多新的工具或步驟，又不會(huì)改變現(xiàn)有邏輯或時(shí)鐘，從而避免設(shè)計(jì)修改。此外，在大多數(shù)情況下，該解決方案都能保留時(shí)序結(jié)果。

標(biāo)簽： 370 WP 智能時(shí)鐘動(dòng)態(tài)

上傳時(shí)間： 2015-01-02

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擴(kuò)頻通信芯片STEL-2000A的FPGA實(shí)現(xiàn)

針對(duì)傳統(tǒng)集成電路（ASIC）功能固定、升級(jí)困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡(jiǎn)便的引入?仔/4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語(yǔ)言編寫(xiě)出源程序，在Virtex-II Pro 開(kāi)發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測(cè)試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.

標(biāo)簽： STEL 2000 FPGA 擴(kuò)頻通信

上傳時(shí)間： 2013-11-19

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Xilinx FPGA全局時(shí)鐘資源的使用方法

目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。

標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源

上傳時(shí)間： 2013-11-20

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基于FPGA 的千兆以太網(wǎng)的設(shè)計(jì)

摘要：本文簡(jiǎn)要介紹了Xilinx最新的EDK9.1i和ISE9.1i等工具的設(shè)計(jì)使用流程，最終在采用65nm工藝級(jí)別的Xilinx Virtex-5 開(kāi)發(fā)板ML505 上同時(shí)設(shè)計(jì)實(shí)現(xiàn)了支持TCP/IP 協(xié)議的10M/100M/1000M 的三態(tài)以太網(wǎng)和千兆光以太網(wǎng)的SOPC 系統(tǒng),并對(duì)涉及的關(guān)鍵技術(shù)進(jìn)行了說(shuō)明。關(guān)鍵詞：FPGA；EDK；SOPC；嵌入式開(kāi)發(fā)；EMAC；MicroBlaze 本研究采用業(yè)界最新的Xilinx 65ns工藝級(jí)別的Virtex-5LXT FPGA 高級(jí)開(kāi)發(fā)平臺(tái)，滿足了對(duì)于建造具有更高性能、更高密度、更低功耗和更低成本的可編程片上系統(tǒng)的需求。Virtex-5以太網(wǎng)媒體接入控制器(EMAC)模塊提供了專用的以太網(wǎng)功能，它和10/100/1000Base-T外部物理層芯片或RocketIOGTP收發(fā)器、SelectIO技術(shù)相結(jié)合，能夠分別實(shí)現(xiàn)10M/100M/1000M的三態(tài)以太網(wǎng)和千兆光以太網(wǎng)的SOPC 系統(tǒng)。

標(biāo)簽： FPGA 千兆以太網(wǎng)

上傳時(shí)間： 2013-10-28

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采用高速串行收發(fā)器Rocket I/O實(shí)現(xiàn)數(shù)據(jù)率為2.5 G

摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計(jì)成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計(jì)方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場(chǎng)需求, Xilinx 公司適時(shí)推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級(jí)的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時(shí)鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點(diǎn)到點(diǎn)串行數(shù)據(jù)傳輸, 同時(shí)其可擴(kuò)展的帶寬, 為系統(tǒng)設(shè)計(jì)人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會(huì)導(dǎo)致系統(tǒng)資源的浪費(fèi)。本文提出的設(shè)計(jì)方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。

標(biāo)簽： Rocket 2.5 高速串行收發(fā)器

上傳時(shí)間： 2013-10-13

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嵌入式SATA存儲(chǔ)系統(tǒng)的研究

新興的SAl'A技術(shù)為高速、便攜、高性價(jià)比的嵌入式硬盤(pán)存儲(chǔ)系統(tǒng)的研制提供了保障。將SATA2．5協(xié)議寫(xiě)到Virtex一5 FPGA內(nèi)部，通過(guò)GTP收發(fā)器實(shí)現(xiàn)高速串行數(shù)據(jù)傳輸與存儲(chǔ)，可以突破PCI接口的瓶頸，使系統(tǒng)具備高速、實(shí)時(shí)、便攜和海量存儲(chǔ)等特點(diǎn)。關(guān)鍵詞：SATA；Virtex一5；FPGA；硬盤(pán)存儲(chǔ)；嵌入式系統(tǒng) SATA硬盤(pán)作為新型的存儲(chǔ)介質(zhì)，具有高速、海量、價(jià)格低廉、使用方便等優(yōu)點(diǎn)。SATA2．5協(xié)議支持3．0Gb／s的接口速度，SATA2．5硬盤(pán)的持續(xù)存儲(chǔ)速度可達(dá)80MB／8，最大存儲(chǔ)容量已經(jīng)達(dá)到750GB(如希捷ST3750640AS硬盤(pán))。SAlrA硬盤(pán)已經(jīng)占據(jù)了大部分的PC機(jī)硬盤(pán)市場(chǎng)，并且正向工作站、服務(wù)器的領(lǐng)域邁進(jìn)。而在嵌入式的應(yīng)用領(lǐng)域，目前的硬盤(pán)存儲(chǔ)設(shè)備依然廣泛采用傳統(tǒng)的IDE(ATA)和SCSI硬盤(pán)。由于兩者存在低速或昂貴的缺點(diǎn)。因此如何將SATA硬盤(pán)存儲(chǔ)應(yīng)用到嵌入式系統(tǒng)中就成為今后相關(guān)領(lǐng)域的研究重點(diǎn)。

標(biāo)簽： SATA 嵌入式存儲(chǔ)系統(tǒng)

上傳時(shí)間： 2015-01-03

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xilinx的嵌入式開(kāi)發(fā)xps

xilinx的嵌入式開(kāi)發(fā)xps，Virtex-4的mini開(kāi)發(fā)板手冊(cè)

標(biāo)簽： xilinx xps 嵌入式開(kāi)發(fā)

上傳時(shí)間： 2015-06-29

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xilinx的嵌入式開(kāi)發(fā)xps

xilinx的嵌入式開(kāi)發(fā)xps，Virtex-4的說(shuō)明文檔

標(biāo)簽： xilinx xps 嵌入式開(kāi)發(fā)

上傳時(shí)間： 2015-06-29

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xilinx的嵌入式開(kāi)發(fā)xps

xilinx的嵌入式開(kāi)發(fā)xps，Virtex-4的401開(kāi)發(fā)板用戶手冊(cè)

標(biāo)簽： xilinx xps 嵌入式開(kāi)發(fā)

上傳時(shí)間： 2013-12-17

上傳用戶：haoxiyizhong
xilinx的嵌入式開(kāi)發(fā)xps

xilinx的嵌入式開(kāi)發(fā)xps，Virtex-4的450開(kāi)發(fā)板用戶手冊(cè)

標(biāo)簽： xilinx xps 嵌入式開(kāi)發(fā)

上傳時(shí)間： 2015-06-29

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