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Virtex

  • 視頻圖像采集和預(yù)處理系統(tǒng)的FPGA實(shí)現(xiàn)

    本文研究的視頻處理系統(tǒng)是上海市科委技術(shù)攻關(guān)基金項(xiàng)目“計(jì)算機(jī)視覺及其芯片化實(shí)現(xiàn)”的一部分,主要完成計(jì)算機(jī)視覺系統(tǒng)的一些基本工作,即視頻圖像的采集、預(yù)處理和顯示等。 視頻圖像采集和預(yù)處理系統(tǒng)以Xilinx公司Virtex-ⅡPro系列的FPGA為核心控制器件,結(jié)合視頻模數(shù)轉(zhuǎn)換芯片和VGA顯示器,完成視頻圖像的實(shí)時(shí)采集、預(yù)處理和顯示。采集和顯示部分作為同外界交流信息的渠道,是構(gòu)成計(jì)算機(jī)視覺系統(tǒng)必不可少的一部分;圖像預(yù)處理則是計(jì)算機(jī)視覺系統(tǒng)進(jìn)行高層處理的基礎(chǔ),優(yōu)秀的預(yù)處理算法能有效改善圖像質(zhì)量,提高系統(tǒng)分析判斷的準(zhǔn)確性。 本文在介紹基于FPGA的視頻采集、預(yù)處理系統(tǒng)整體架構(gòu)的基礎(chǔ)上,圍繞以下四個(gè)方面展開了工作: 1.研究并給出了兩種基于FPGA的設(shè)計(jì)方案用于實(shí)現(xiàn)YCrCb色度空間到RGB色度空間的轉(zhuǎn)換; 2.針對采集的視頻圖像,根據(jù)VGA顯示的要求,給出了一種實(shí)現(xiàn)圖像去隔行的方案; 3.分析了一系列圖像濾波的預(yù)處理算法,如均值濾波、中值濾波和自適應(yīng)濾波等,在比較和總結(jié)各算法特點(diǎn)的基礎(chǔ)上,提出了一種新的適用于處理混合噪聲的濾波算法:混合自適應(yīng)濾波法; 4.根據(jù)算法特點(diǎn)設(shè)計(jì)了多種采用FPGA實(shí)現(xiàn)的圖像濾波算法,并對硬件算法進(jìn)行RTL級的功能仿真和驗(yàn)證,還給出了各種濾波算法的實(shí)驗(yàn)結(jié)果,在此基礎(chǔ)上對各種算法的效果進(jìn)行直觀的比較。 文中,預(yù)處理算法的實(shí)現(xiàn)充分利用了FPGA的片內(nèi)資源,體現(xiàn)了FPGA在圖像處理方面的特點(diǎn)及優(yōu)勢。同時(shí),視頻采集和顯示的控制模塊也由同一FPGA芯片實(shí)現(xiàn),從而簡化了系統(tǒng)整體結(jié)構(gòu)。視頻采集和預(yù)處理系統(tǒng)在FPGA上的成功實(shí)現(xiàn)為“計(jì)算機(jī)視覺及其芯片化實(shí)現(xiàn)”奠定了必要的基礎(chǔ)、提供了一定理論依據(jù)。

    標(biāo)簽: FPGA 視頻圖像 采集

    上傳時(shí)間: 2013-04-24

    上傳用戶:我好難過

  • 基于FPGA的GPS定位信息處理系統(tǒng)設(shè)計(jì)

    隨著GPS(Global Positioning System)技術(shù)的不斷發(fā)展和成熟,其全球性、全天候、低成本等特點(diǎn)使得GPS接收機(jī)的用戶數(shù)量大幅度增加,應(yīng)用領(lǐng)域越來越廣。但由于定位過程中各種誤差源的存在,單機(jī)定位精度受到影響。目前常從兩個(gè)方面考慮減小誤差提高精度:①用高精度相位天線、差分技術(shù)等通過提高硬件成本獲取高精度;②針對誤差源用濾波算法從軟件方面實(shí)現(xiàn)精度提高。兩種方法中,后者相對于前者在滿足精度要求的前提下節(jié)約成本,而且便于系統(tǒng)融合,是應(yīng)用于GPS定位的系統(tǒng)中更有前景的方法。但由于在系統(tǒng)中實(shí)現(xiàn)定位濾波算法需要時(shí)間,傳統(tǒng)CPU往往不能滿足實(shí)時(shí)性的要求,而FPGA以其快速并行計(jì)算越來越受到青睞。    本文在FPGA平臺上,根據(jù)“先時(shí)序后電路”的設(shè)計(jì)思想,由同步?jīng)]計(jì)方法以及自頂向下和自下而上的混合設(shè)計(jì)方法實(shí)現(xiàn)系統(tǒng)的總體設(shè)計(jì)。從GPS-OEM板輸出的定位信息的接收到定位結(jié)果的坐標(biāo)變換,最終到kalman濾波遞推計(jì)算減小定位誤差,實(shí)現(xiàn)實(shí)時(shí)、快速、高精度的GPS定位信息采集處理系統(tǒng),為GPS定位數(shù)據(jù)的處理方法做了新的嘗試,為基于FPGA的GPS嵌入式系統(tǒng)的開發(fā)奠定了基礎(chǔ)。具體工作如下:    基于FPGA設(shè)計(jì)了GPS定位數(shù)據(jù)的正確接收和顯示,以及經(jīng)緯度到平面坐標(biāo)的投影變換。根掘GPS輸出信息標(biāo)準(zhǔn)和格式,通過串口接收模塊實(shí)現(xiàn)串口數(shù)掘的接收和經(jīng)緯度信息提取,并通過LCD實(shí)時(shí)顯示。在提取信息的同時(shí)將數(shù)據(jù)格式由ASCⅡ碼轉(zhuǎn)變?yōu)槭M(jìn)制整數(shù)型,實(shí)現(xiàn)利用移位和加法運(yùn)算達(dá)到代替乘法運(yùn)算的效果,從而減少資源的利用率。在坐標(biāo)轉(zhuǎn)換過程中,利用查找表的方法查找轉(zhuǎn)化時(shí)需要的各個(gè)參數(shù)值,并將該參數(shù)先轉(zhuǎn)為雙精度浮點(diǎn)小數(shù),再進(jìn)行坐標(biāo)轉(zhuǎn)換。根據(jù)高斯轉(zhuǎn)化公式的規(guī)律將公式簡化成只涉及加法和乘法運(yùn)算,以此簡化公式運(yùn)算量,達(dá)到節(jié)省資源的目的。    卡爾曼濾波器的實(shí)現(xiàn)。首先分析了影響定位精度的各種誤差因素,將各種誤差因素視為一階馬爾科夫過程的總誤差,建立了系統(tǒng)狀態(tài)方程、觀測方程和濾波方程,并基于分散濾波的思想進(jìn)行卡爾曼濾波設(shè)計(jì),并通過Matlab進(jìn)行仿真。結(jié)果表明,本文設(shè)計(jì)的卡爾曼濾波器收斂性好,定位精度高、估計(jì)誤差小。在仿真基礎(chǔ)上,實(shí)現(xiàn)基于FPGA的卡爾曼濾波計(jì)算。在滿足實(shí)時(shí)性的基礎(chǔ)上,通過IP核、模塊的分時(shí)復(fù)用和樹狀結(jié)構(gòu)節(jié)省資源,實(shí)現(xiàn)數(shù)據(jù)卡爾曼濾波,達(dá)到提高數(shù)據(jù)精度的效果。    設(shè)計(jì)中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676為硬件平臺,采用Verilog HDL硬件描述語言實(shí)現(xiàn),利用Xilinx公司的ISE10.1工具布局布線,一共使用44438個(gè)邏輯資源,時(shí)鐘頻率達(dá)到100MHZ以上,滿足實(shí)時(shí)性信號處理要求,在保證精度的前提下達(dá)到資源最優(yōu)。Modelsim仿真驗(yàn)證了該設(shè)計(jì)的正確性。

    標(biāo)簽: FPGA GPS 定位 信息處理

    上傳時(shí)間: 2013-04-24

    上傳用戶:二驅(qū)蚊器

  • ispLEVER Classic0

    在為所有 Xilinx® Virtex®-6 和 Spartan®-6 FPGA 產(chǎn)品系列提供全面生產(chǎn)支持的同時(shí),ISE 12 版本作為業(yè)界唯一一款領(lǐng)域?qū)S迷O(shè)計(jì)套件,不斷發(fā)展和演進(jìn),可以為邏輯、數(shù)字信號處理(DSP)、嵌入式處理以及系統(tǒng)級設(shè)計(jì)提供互操作性設(shè)計(jì)流程和工具配置。此外,賽靈思還在 ISE 12 套件中采用了大量軟件基礎(chǔ)架構(gòu),并改進(jìn)了設(shè)計(jì)方法,從而不僅可縮短運(yùn)行時(shí)間,提高系統(tǒng)集成度,而且還能在最新一代器件產(chǎn)品系列和目標(biāo)設(shè)計(jì)平臺上擴(kuò)展 IP 互操作性

    標(biāo)簽: ispLEVER Classic0

    上傳時(shí)間: 2013-07-26

    上傳用戶:青春給了作業(yè)95

  • 有線數(shù)字電視廣播系統(tǒng)信道編碼

    隨著數(shù)字電視全國范圍丌播時(shí)間表的臨近,數(shù)字電視技術(shù)得到很大發(fā)展,數(shù)字電視信號在信源基帶數(shù)據(jù)和信道傳輸?shù)确矫嬉呀?jīng)進(jìn)一步標(biāo)準(zhǔn)化,數(shù)字電視傳播途徑也越來越廣,在衛(wèi)星、地面及有線電視網(wǎng)中傳輸數(shù)字電視信號得到迅速發(fā)展。借著2008年奧運(yùn)的東風(fēng),數(shù)字電視領(lǐng)域的應(yīng)用研究方興未艾。 本課題目的是完成有線數(shù)字電視廣播系統(tǒng)的重要設(shè)備--調(diào)制器的設(shè)計(jì)和實(shí)現(xiàn),核心器件選用FPGA芯片。系統(tǒng)硬件實(shí)現(xiàn)以國家標(biāo)準(zhǔn)GY/T 170-2001(有線數(shù)字電視廣播信道編碼與調(diào)制規(guī)范)為主要依據(jù),以Xilinx公司的Virtex系列(Virtex 4,Virtex 5)芯片及相關(guān)開發(fā)板(ML402、ML506)為平臺,主要任務(wù)是基于相關(guān)標(biāo)準(zhǔn)對其實(shí)用技術(shù)進(jìn)行研究和開發(fā)。完成了信道編碼和調(diào)制的模塊劃分、Verilog HLD程序的編寫(或IP核的調(diào)用)和仿真以及在板調(diào)試和聯(lián)調(diào)等工作,設(shè)計(jì)目的是在提高整個(gè)系統(tǒng)集成度的前提下實(shí)現(xiàn)多頻點(diǎn)調(diào)制。 本文在研究現(xiàn)有數(shù)字電視網(wǎng)絡(luò)技術(shù)和相關(guān)產(chǎn)品的基礎(chǔ)上,以國標(biāo)GY/T170-2001為主要依據(jù)并參閱了其他的相關(guān)標(biāo)準(zhǔn),提出了多頻點(diǎn)QAM調(diào)制器的實(shí)現(xiàn)方案。整個(gè)工作包括:模塊劃分,完成了基帶物理接口(輸入)、包頭反轉(zhuǎn)與隨機(jī)化、RS編碼、卷積交織、碼流變換、差分編碼、星座映射、基帶成型(包括Nyquist濾波器、半帶濾波器、CIC濾波器的設(shè)計(jì)或模塊調(diào)用)、高端DAC的配置(輸出)等模塊的Verilog HLD程序的編寫(或者IP核調(diào)用)和仿真等工作;成功進(jìn)行了開發(fā)板板級調(diào)試,調(diào)試的過程中充分利用Xilinx公司的開發(fā)板和調(diào)試軟件ChipScope,成功設(shè)計(jì)了驗(yàn)證方案并進(jìn)行了模塊驗(yàn)證;最后進(jìn)行了各模塊聯(lián)調(diào)工作,設(shè)計(jì)了系統(tǒng)驗(yàn)證方案并成功完成對整個(gè)系統(tǒng)的驗(yàn)證工作。 經(jīng)測試表明,該系統(tǒng)主要性能達(dá)到國家相關(guān)標(biāo)準(zhǔn)GY/T 198-2003(有線數(shù)字電視廣播QAM調(diào)制器技術(shù)要求和測量方法)規(guī)定的技術(shù)指標(biāo),可以進(jìn)入樣機(jī)試生產(chǎn)環(huán)節(jié)。

    標(biāo)簽: 有線數(shù)字電視 廣播系統(tǒng) 信道編碼

    上傳時(shí)間: 2013-04-24

    上傳用戶:jiangfire

  • 基于CCSDS算法的星載圖像壓縮系統(tǒng)

    CCSDS組織(空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì))于2005年公布了新的圖像壓縮標(biāo)準(zhǔn),該標(biāo)準(zhǔn)算法采用基于小波變換的比特平面編碼方法,支持無損有損壓縮編碼和精確碼率控制并具有較好的抗誤碼能力和非常高的圖像壓縮性能,能滿足實(shí)際應(yīng)用中的多種需求。同時(shí)該算法具有較低的算法復(fù)雜度,易于低功耗硬件實(shí)現(xiàn),并且對航天圖像具有較高的適應(yīng)性,因此,在航天應(yīng)用方面具有廣闊的前景。    本論文主要針對CCSDS圖像壓縮算法的FPGA硬件實(shí)現(xiàn),在有限的硬件資源下,提出高速高效的CCSDS圖像壓縮編碼器設(shè)計(jì)方案并在已有的FPGA硬件平臺上加以實(shí)現(xiàn)。本文首先對CCSDS圖像壓縮算法的編碼原理進(jìn)行詳細(xì)介紹;然后提出DWT、BPE和碼流組織這三大模塊的并行化硬件實(shí)現(xiàn)方案,并給出了進(jìn)行批量仿真測試的仿真平臺設(shè)計(jì)方案。最后在Xilinx Virtex-II FPGA平臺上經(jīng)過成功驗(yàn)證,測試結(jié)果表明系統(tǒng)各項(xiàng)技術(shù)指標(biāo)可滿足星載圖像壓縮的要求。

    標(biāo)簽: CCSDS 算法 星載 圖像壓縮系統(tǒng)

    上傳時(shí)間: 2013-06-13

    上傳用戶:wanghui2438

  • 基于Xilinx FPGA的DDRSDRAM的Verilog控制代碼

    基于Xilinx FPGA的DDRSDRAM的Verilog控制代碼,使用的FPGA為Virtex-4,實(shí)現(xiàn)對DDRSDRAM的簡單控制(對一系列地址的寫入和讀取)。

    標(biāo)簽: DDRSDRAM Verilog Xilinx FPGA

    上傳時(shí)間: 2013-08-07

    上傳用戶:ainimao

  • 利用Virtex-6控制器提升DDR SDRAM的效率

      廠商把產(chǎn)品命名為DDR3-1600,則意味著該廠商將規(guī)定該SDRAM器件的峰值傳輸速率定為1,600MT/s。雖然這些器件確實(shí)能夠達(dá)到所規(guī)定的傳輸速率,但在實(shí)際工作負(fù)載情況下卻不能持續(xù)保持該速率。原因在于行地址沖突、數(shù)據(jù)總線轉(zhuǎn)換損耗、寫恢復(fù)等都會(huì)降低器件的峰值傳輸速率

    標(biāo)簽: Virtex SDRAM DDR 控制器

    上傳時(shí)間: 2013-12-12

    上傳用戶:jkhjkh1982

  • Virtex 5-AFX-FF1136-Schematics

    V5-AFX-FF1136-Schematics

    標(biāo)簽: Schematics Virtex AFX-FF 1136

    上傳時(shí)間: 2013-10-29

    上傳用戶:二十八號

  • 全新賽靈思(Xilinx)FPGA 7系列芯片精彩剖析

        全新賽靈思(Xilinx)FPGA 7系列芯片精彩剖析:賽靈思的最新7系列FPGA芯片包括3個(gè)子系列,Artix-7、 Kintex-7和Virtex-7。在介紹芯片之前,先看看三個(gè)子系列芯片的介紹表,如下表1所示:   表1 全新Xilinx FPGA 7系列子系列介紹表   (1) Artix-7 FPGA系列——業(yè)界最低功耗和最低成本   通過表1我們不難得出以下結(jié)論: 與上一代 FPGA相比,其功耗降低了50%,成本削減了35%,性能提高30%,占用面積縮減了50%,賽靈思FPGA芯片在升級中,功耗和性能平衡得非常好。

    標(biāo)簽: Xilinx FPGA 賽靈思 系列芯片

    上傳時(shí)間: 2013-10-27

    上傳用戶:comer1123

  • xilinx公司的7系列FPGA應(yīng)用指南

       本文是關(guān)于 xilinx公司的7系列FPGA應(yīng)用指南。 xilinx公司的7系列FPGA包括3個(gè)子系列,Artix-7、 Kintex-7和Virtex-7。本資料就是對這3各系列芯片的介紹。    下表是xilinx公司的7系列FPGA芯片容量對比表

    標(biāo)簽: xilinx FPGA 應(yīng)用指南

    上傳時(shí)間: 2013-11-19

    上傳用戶:31633073

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