FPGAs have changed dramatically since Xilinx first introduced them just 15 years ago. In thepast, FPGA were primarily used for prototyping and lower volume applications; custom ASICswere used for high volume, cost sensitive designs. FPGAs had also been too expensive and tooslow for many applications, let alone for System Level Integration (SLI). Plus, the development
標(biāo)簽： Methodology Design Reuse FPGA
上傳時(shí)間： 2013-10-23
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XAPP520將符合2.5V和3.3V I/O標(biāo)準(zhǔn)的7系列FPGA高性能I/O Bank進(jìn)行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上傳時(shí)間： 2013-11-19
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Xilinx 高性能 CPLD、FPGA 和配置 PROM 系列具備在系統(tǒng)可編程性、可靠的引腳鎖定以及JTAG 邊界掃描測(cè)試功能。此強(qiáng)大的功能組合允許設(shè)計(jì)人員在進(jìn)行重大更改時(shí)，仍能保留原始的器件引腳，從而避免重組 PC 板。通過(guò)利用嵌入式控制器從板載 RAM 或 EPROM 對(duì)這些CPLD 和 FPGA 編程，設(shè)計(jì)人員可輕松升級(jí)、修改和測(cè)試設(shè)計(jì)，即使在現(xiàn)場(chǎng)也是如此。
上傳時(shí)間： 2014-08-10
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隨著HDL Hardware Description Language 硬件描述語(yǔ)言語(yǔ)言綜合工具及其它相關(guān)工具的推廣使廣大設(shè)計(jì)工程師從以往煩瑣的畫(huà)原理圖連線等工作解脫開(kāi)來(lái)能夠?qū)⒐ぷ髦匦霓D(zhuǎn)移到功能實(shí)現(xiàn)上極大地提高了工作效率任何事務(wù)都是一分為二的有利就有弊我們發(fā)現(xiàn)現(xiàn)在越來(lái)越多的工程師不關(guān)心自己的電路實(shí)現(xiàn)形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語(yǔ)言描述電路時(shí)腦袋里沒(méi)有任何電路概念或者非常模糊也不清楚自己寫(xiě)的代碼綜合出來(lái)之后是什么樣子映射到芯片中又會(huì)是什么樣子有沒(méi)有充分利用到FPGA的一些特殊資源遇到問(wèn)題立刻想到的是換速度更快容量更大的FPGA器件導(dǎo)致物料成本上升更為要命的是由于不了解器件結(jié)構(gòu)更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計(jì)技巧過(guò)分依賴綜合等工具工具不行自己也就束手無(wú)策導(dǎo)致問(wèn)題遲遲不能解決從而嚴(yán)重影響開(kāi)發(fā)周期導(dǎo)致開(kāi)發(fā)成本急劇上升 目前我們的設(shè)計(jì)規(guī)模越來(lái)越龐大動(dòng)輒上百萬(wàn)門幾百萬(wàn)門的電路屢見(jiàn)不鮮同時(shí)我們所采用的器件工藝越來(lái)越先進(jìn)已經(jīng)步入深亞微米時(shí)代而在對(duì)待深亞微米的器件上我們的設(shè)計(jì)方法將不可避免地發(fā)生變化要更多地關(guān)注以前很少關(guān)注的線延時(shí)我相信ASIC設(shè)計(jì)以后也會(huì)如此此時(shí)如果我們不在設(shè)計(jì)方法設(shè)計(jì)技巧上有所提高是無(wú)法面對(duì)這些龐大的基于深亞微米技術(shù)的電路設(shè)計(jì)而且現(xiàn)在的競(jìng)爭(zhēng)越來(lái)越激勵(lì)從節(jié)約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能 本文從澄清一些錯(cuò)誤認(rèn)識(shí)開(kāi)始從FPGA器件結(jié)構(gòu)出發(fā)以速度路徑延時(shí)大小和面積資源占用率為主題描述在FPGA設(shè)計(jì)過(guò)程中應(yīng)當(dāng)注意的問(wèn)題和可以采用的設(shè)計(jì)技巧本文對(duì)讀者的技能基本要求是熟悉數(shù)字電路基本知識(shí)如加法器計(jì)數(shù)器RAM等熟悉基本的同步電路設(shè)計(jì)方法熟悉HDL語(yǔ)言對(duì)FPGA的結(jié)構(gòu)有所了解對(duì)FPGA設(shè)計(jì)流程比較了解
標(biāo)簽： Xilinx FPGA 華為 高級(jí)技巧
上傳時(shí)間： 2013-11-06
上傳用戶：asdfasdfd
介紹了基于Xilinx Spartan- 3E FPGA XC3S250E 來(lái)完成分辨率為738×575 的PAL 制數(shù)字視頻信號(hào)到800×600 的VGA 格式轉(zhuǎn)換的實(shí)現(xiàn)方法。關(guān)鍵詞: 圖像放大; PAL; VGA; FPGA 目前, 絕大多數(shù)監(jiān)控系統(tǒng)中采用的高解析度攝像機(jī)均由47 萬(wàn)像素的CCD 圖像傳感器采集圖像, 經(jīng)DSP 處理后輸出的PAL 制數(shù)字視頻信號(hào)不能直接在VGA 顯示器上顯示, 而在許多場(chǎng)合需要在VGA 顯示器上實(shí)時(shí)監(jiān)視, 這就需要將隔行PAL 制數(shù)字視頻轉(zhuǎn)換為逐行視頻并提高幀頻, 再將每幀圖像放大到800×600 或1 024×768。常用的圖像放大的方法有很多種, 如最臨近賦值法、雙線性插值法、樣條插值法等[ 1] 。由于要對(duì)圖像進(jìn)行實(shí)時(shí)顯示, 本文采用一種近似的雙線性插值方法對(duì)圖像進(jìn)行放大。隨著微電子技術(shù)及其制造工藝的發(fā)展, 可編程邏輯器件的邏輯門密度有了很大提高, 現(xiàn)場(chǎng)可編程邏輯門陣列( FPGA) 有著邏輯資源豐富和可重復(fù)以及系統(tǒng)配置的靈活性, 同時(shí)隨著微處理器、專用邏輯器件以及DSP 算法以IP Core 的形式嵌入到FPGA 中[ 2] , FPGA 的功能越來(lái)越強(qiáng), 因此FPGA 在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中發(fā)揮著越來(lái)越重要的作用。本課題的設(shè)計(jì)就是采用VHDL 描述, 基于FPGA 來(lái)實(shí)現(xiàn)的。
標(biāo)簽： PAL-VGA FPGA 轉(zhuǎn)換器
上傳時(shí)間： 2013-12-03
上傳用戶：aa54
摘要：本文簡(jiǎn)要介紹了Xilinx最新的EDK9.1i和ISE9.1i等工具的設(shè)計(jì)使用流程，最終在采用65nm工藝級(jí)別的Xilinx Virtex-5 開(kāi)發(fā)板ML505 上同時(shí)設(shè)計(jì)實(shí)現(xiàn)了支持TCP/IP 協(xié)議的10M/100M/1000M 的三態(tài)以太網(wǎng)和千兆光以太網(wǎng)的SOPC 系統(tǒng),并對(duì)涉及的關(guān)鍵技術(shù)進(jìn)行了說(shuō)明。關(guān)鍵詞：FPGA；EDK；SOPC；嵌入式開(kāi)發(fā)；EMAC；MicroBlaze 本研究采用業(yè)界最新的Xilinx 65ns工藝級(jí)別的Virtex-5LXT FPGA 高級(jí)開(kāi)發(fā)平臺(tái)，滿足了對(duì)于建造具有更高性能、更高密度、更低功耗和更低成本的可編程片上系統(tǒng)的需求。Virtex-5以太網(wǎng)媒體接入控制器(EMAC)模塊提供了專用的以太網(wǎng)功能，它和10/100/1000Base-T外部物理層芯片或RocketIOGTP收發(fā)器、SelectIO技術(shù)相結(jié)合，能夠分別實(shí)現(xiàn)10M/100M/1000M的三態(tài)以太網(wǎng)和千兆光以太網(wǎng)的SOPC 系統(tǒng)。
標(biāo)簽： FPGA 千兆以太網(wǎng)
上傳時(shí)間： 2013-10-14
上傳用戶：sun_pro12580
我采用XC4VSX35或XC4VLX25 FPGA來(lái)連接DDR2 SODIMM和元件。SODIMM內(nèi)存條選用MT16HTS51264HY-667(4GB)，分立器件選用8片MT47H512M8。設(shè)計(jì)目標(biāo)：當(dāng)客戶使用內(nèi)存條時(shí)，8片分立器件不焊接；當(dāng)使用直接貼片分立內(nèi)存顆粒時(shí)，SODIMM內(nèi)存條不安裝。請(qǐng)問(wèn)專家：1、在設(shè)計(jì)中，先用Xilinx MIG工具生成DDR2的Core后，管腳約束文件是否還可更改？若能更改，則必須要滿足什么條件下更改？生成的約束文件中，ADDR，data之間是否能調(diào)換？ 2、對(duì)DDR2數(shù)據(jù)、地址和控制線路的匹配要注意些什么？通過(guò)兩只100歐的電阻分別連接到1.8V和GND進(jìn)行匹配 和 通過(guò)一只49.9歐的電阻連接到0.9V進(jìn)行匹配，哪種匹配方式更好？ 3、V4中，PCB LayOut時(shí)，DDR2線路阻抗單端為50歐，差分為100歐？Hyperlynx仿真時(shí)，那些參數(shù)必須要達(dá)到那些指標(biāo)DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM內(nèi)存條，能否降速使用？比如降速到DDR2-400或更低頻率使用？ 5、板卡上有SODIMM的插座，又有8片內(nèi)存顆粒，則物理上兩部分是連在一起的，若實(shí)際使用時(shí)，只安裝內(nèi)存條或只安裝8片內(nèi)存顆粒，是否會(huì)造成信號(hào)完成性的影響？若有影響，如何控制？ 6、SODIMM內(nèi)存條(max:4GB)能否和8片分立器件(max:4GB)組合同時(shí)使用，構(gòu)成一個(gè)(max:8GB)的DDR2單元？若能，則布線阻抗和FPGA的DCI如何控制？地址和控制線的TOP圖應(yīng)該怎樣？ 7、DDR2和FPGA（VREF pin）的參考電壓0.9V的實(shí)際工作電流有多大？工作時(shí)候，DDR2芯片是否很燙，一般如何考慮散熱？ 8、由于多層板疊層的問(wèn)題，可能頂層和中間層的銅箔不一樣后，中間的夾層后度不一樣時(shí)，也可能造成阻抗的不同。請(qǐng)教DDR2-667的SODIMM在8層板上的推進(jìn)疊層？
標(biāo)簽： FPGA DDR2 連接 問(wèn)題討論
上傳時(shí)間： 2013-10-12
上傳用戶：han_zh
高速串并轉(zhuǎn)換器的設(shè)計(jì)是FPGA 設(shè)計(jì)的一個(gè)重要方面,傳統(tǒng)設(shè)計(jì)方法由于采用FPGA 的內(nèi)部邏輯資源來(lái)實(shí)現(xiàn),從而限制了串并轉(zhuǎn)換的速度。該研究以網(wǎng)絡(luò)交換調(diào)度系統(tǒng)的FGPA 驗(yàn)證平臺(tái)中多路高速串并轉(zhuǎn)換器的設(shè)計(jì)為例,詳細(xì)闡述了1 :8DDR 模式下高速串并轉(zhuǎn)換器的設(shè)計(jì)方法和16 路1 :8 串并轉(zhuǎn)換器的實(shí)現(xiàn)。結(jié)果表明,采用Xilinx Virtex24 的ISERDES 設(shè)計(jì)的多路串并轉(zhuǎn)換器可以實(shí)現(xiàn)800 Mbit/ s 輸入信號(hào)的串并轉(zhuǎn)換,并且減少了設(shè)計(jì)復(fù)雜度,縮短了開(kāi)發(fā)周期,能滿足設(shè)計(jì)要求。關(guān)鍵詞:串并轉(zhuǎn)換;現(xiàn)場(chǎng)可編程邏輯陣列;Xilinx ; ISERDES
標(biāo)簽： FPGA 多路 串并轉(zhuǎn)換
上傳時(shí)間： 2013-11-03
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在視頻監(jiān)控系統(tǒng)中使用FPGA進(jìn)行視頻處理:視頻監(jiān)控系統(tǒng)是火車站，機(jī)場(chǎng)，銀行，娛樂(lè)場(chǎng)所，購(gòu)物中心乃至家庭保安的重要組件。 您可以使用xilinx視頻IP模塊組實(shí)現(xiàn)DVR。
標(biāo)簽： FPGA 視頻監(jiān)控系統(tǒng) 視頻處理
上傳時(shí)間： 2014-01-15
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FPGA全局時(shí)鐘約束(Xilinx)
標(biāo)簽： Xilinx FPGA 全局 時(shí)鐘約束
上傳時(shí)間： 2013-10-10
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