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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號 9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖 9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.6 步進(jìn)電機(jī)驅(qū)動(dòng)的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時(shí)間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務(wù)-"$finish"的使用方法 9.7.10 步進(jìn)電機(jī)驅(qū)動(dòng)的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL 步進(jìn)電機(jī)驅(qū)動(dòng) 9.7 硬件電路
上傳時(shí)間： 2014-01-23
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基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.4 單個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.5 多個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL 漢字顯示 9.8 256
上傳時(shí)間： 2013-12-31
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基本運(yùn)算邏輯和它們的Verilog HDL模型
標(biāo)簽： Verilog HDL 運(yùn)算 模型
上傳時(shí)間： 2015-09-17
上傳用戶：qw12
pic MCU的HDL語言代碼，實(shí)現(xiàn)器件是Xilinx FPGA,經(jīng)過驗(yàn)證和測試
標(biāo)簽： pic MCU HDL 語言
上傳時(shí)間： 2014-01-25
上傳用戶：shinesyh
原創(chuàng)VERILOG HDL 實(shí)現(xiàn)CACHE的操作，有需要請下載
標(biāo)簽： VERILOG CACHE HDL 操作
上傳時(shí)間： 2015-09-20
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HDL實(shí)現(xiàn)的DES算法，及相關(guān)的Test bench激勵(lì)文件
標(biāo)簽： HDL DES 算法
上傳時(shí)間： 2015-09-21
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verilog hdl編寫,六段流水線CPU.程序完整，功能強(qiáng)驚。分為多模塊編寫
標(biāo)簽： verilog hdl CPU 編寫
上傳時(shí)間： 2013-12-10
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Verilog 程序例子 王金明：《Verilog HDL程序設(shè)計(jì)教程》程序例子，帶說明。
標(biāo)簽： Verilog HDL 程序 教程
上傳時(shí)間： 2014-01-08
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aes算法的verilog hdl實(shí)現(xiàn)，供給大家作為參考 。
標(biāo)簽： verilog aes hdl 算法
上傳時(shí)間： 2013-12-18
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verilog HDL picoblaze07.3.20
標(biāo)簽： picoblaze verilog HDL 07
上傳時(shí)間： 2015-09-26
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