本原碼是基于Verilog HDL語言編寫的，實(shí)現(xiàn)了SPI接口設(shè)計(jì)，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.
標(biāo)簽： Verilog HDL 語言 編寫
上傳時(shí)間： 2015-08-04
上傳用戶：mikesering
本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
標(biāo)簽： verilog 加法器 HDL 進(jìn)位
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
verilog HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標(biāo)簽： verilog FIFO HDL
上傳時(shí)間： 2013-12-28
上傳用戶：qwe1234
HDL Synthesizer and Optimizer Modeling Style Guide
標(biāo)簽： Synthesizer Optimizer Modeling Guide
上傳時(shí)間： 2013-12-30
上傳用戶：ippler8
用veilog HDL編的七段譯碼顯示電路。自己做的第一個(gè)此類程序，編譯仿真通過，感覺不錯(cuò)
標(biāo)簽： veilog HDL 譯碼 顯示電路
上傳時(shí)間： 2014-01-25
上傳用戶：gououo
advanced digital design with the verilog hdl
標(biāo)簽： advanced digital verilog design
上傳時(shí)間： 2013-12-15
上傳用戶：爺?shù)臍赓|(zhì)
verilog HDL實(shí)現(xiàn)先進(jìn)先出棧，不含測(cè)試文件
標(biāo)簽： verilog HDL 棧
上傳時(shí)間： 2015-08-20
上傳用戶：rocwangdp
不錯(cuò)的VHDL講義?淮淼腣HDL講義
標(biāo)簽： VHDL HDL 講義
上傳時(shí)間： 2014-11-24
上傳用戶：開懷常笑
Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模，想學(xué)習(xí)的這個(gè)資料對(duì)你有用。
標(biāo)簽： Verilog HDL 硬件描述語言
上傳時(shí)間： 2015-09-02
上傳用戶：zhaoq123
Verilog HDL硬件描述語言，徐振林編著。pdf格式。
上傳時(shí)間： 2014-12-04
上傳用戶：tianyi223
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