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ddr-SDRAM

SDRAM Controller

SDRAM Controller

標(biāo)簽： Controller SDRAM

上傳時間： 2015-01-01

上傳用戶：asdstation
XAPP806 -決定DDR反饋時鐘的最佳DCM相移

This application note describes how to build a system that can be used for determining theoptimal phase shift for a Double Data Rate (DDR) memory feedback clock. In this system, theDDR memory is controlled by a controller that attaches to either the OPB or PLB and is used inan embedded microprocessor application. This reference system also uses a DCM that isconfigured so that the phase of its output clock can be changed while the system is running anda GPIO core that controls that phase shift. The GPIO output is controlled by a softwareapplication that can be run on a PowerPC® 405 or Microblaze™ microprocessor.

標(biāo)簽： XAPP 806 DDR DCM

上傳時間： 2014-11-26

上傳用戶：erkuizhang
ref sdr sdram vhdl代碼

ref-sdr-sdram-vhdl代碼 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.

標(biāo)簽： sdram vhdl ref sdr

上傳時間： 2013-10-23

上傳用戶：半熟1994
DRAM內(nèi)存模塊的設(shè)計技術(shù)

第二部分：DRAM 內(nèi)存模塊的設(shè)計技術(shù)..............................................................143第一章 SDR 和DDR 內(nèi)存的比較..........................................................................143第二章內(nèi)存模塊的疊層設(shè)計.............................................................................145第三章內(nèi)存模塊的時序要求.............................................................................1493.1 無緩沖（Unbuffered）內(nèi)存模塊的時序分析.......................................1493.2 帶寄存器（Registered）的內(nèi)存模塊時序分析...................................154第四章內(nèi)存模塊信號設(shè)計.................................................................................1594.1 時鐘信號的設(shè)計.......................................................................................1594.2 CS 及CKE 信號的設(shè)計..............................................................................1624.3 地址和控制線的設(shè)計...............................................................................1634.4 數(shù)據(jù)信號線的設(shè)計...................................................................................1664.5 電源，參考電壓Vref 及去耦電容.........................................................169第五章內(nèi)存模塊的功耗計算.............................................................................172第六章實際設(shè)計案例分析.................................................................................178 目前比較流行的內(nèi)存模塊主要是這三種：SDR，DDR，RAMBUS。其中，RAMBUS內(nèi)存采用阻抗受控制的串行連接技術(shù),在這里我們將不做進(jìn)一步探討，本文所總結(jié)的內(nèi)存設(shè)計技術(shù)就是針對SDRAM 而言(包括SDR 和DDR)。現(xiàn)在我們來簡單地比較一下SDR 和DDR，它們都被稱為同步動態(tài)內(nèi)存，其核心技術(shù)是一樣的。只是DDR 在某些功能上進(jìn)行了改進(jìn)，所以DDR 有時也被稱為SDRAM II。DDR 的全稱是Double Data Rate，也就是雙倍的數(shù)據(jù)傳輸率，但是其時鐘頻率沒有增加，只是在時鐘的上升和下降沿都可以用來進(jìn)行數(shù)據(jù)的讀寫操作。對于SDR 來說,市面上常見的模塊主要有PC100/PC133/PC166,而相應(yīng)的DDR內(nèi)存則為DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。

標(biāo)簽： DRAM 內(nèi)存模塊設(shè)計技術(shù)

上傳時間： 2013-10-18

上傳用戶：宋桃子
SDRAM原理及應(yīng)用

一篇簡單的SDRAM的介紹文檔

標(biāo)簽： SDRAM

上傳時間： 2013-10-17

上傳用戶：cicizoe
sdram的verilog的源碼實現(xiàn)

sdram的verilog的源碼實現(xiàn)

標(biāo)簽： verilog sdram 源碼

上傳時間： 2015-01-09

上傳用戶：huangld
Xilinx Sdram控制器VHDL源代碼

Xilinx Sdram控制器VHDL源代碼

標(biāo)簽： Xilinx Sdram VHDL 控制器

上傳時間： 2014-01-14

上傳用戶：gdgzhym
lattice sdram 控制器VHDL源代碼

lattice sdram 控制器VHDL源代碼

標(biāo)簽： lattice sdram VHDL 控制器

上傳時間： 2015-01-09

上傳用戶：ruan2570406
iptables 簡介.rar ddr

iptables 簡介.rar ddr

標(biāo)簽： iptables ddr

上傳時間： 2015-01-19

上傳用戶：zukfu
SC2410 SDRAM測試程序

SC2410 SDRAM測試程序

標(biāo)簽： SDRAM 2410 SC 測試程序

上傳時間： 2014-01-16

上傳用戶：linlin