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flat-Style

圖像縮放算法的研究與FPGA設(shè)計.rar

Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號轉(zhuǎn)換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計方法，給出了scaler的設(shè)計及FPGA驗證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計；通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對其計算進(jìn)行分析和簡化，降低了計算的復(fù)雜度。FPGA設(shè)計中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢在于：行列縮放可以同時進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計。此外，本文還介紹了其他輔助模塊的設(shè)計，包括DVI接口信號處理模塊、縮放參數(shù)計算與控制模塊以及輸出信號檢測與時序濾波模塊。本設(shè)計使用Verilog HDL對各模塊進(jìn)行了RTL級描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來進(jìn)行驗證。通過邏輯驗證和系統(tǒng)仿真，證明該scaler的設(shè)計達(dá)到了預(yù)期的目標(biāo)。對于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。

標(biāo)簽： FPGA 圖像法的研究

上傳時間： 2013-05-30

上傳用戶：xiaowei314
表面貼裝設(shè)計和焊盤圖形標(biāo)準(zhǔn)通用要求

IPC-7351不只是一個強(qiáng)調(diào)新的元件系列更新的焊盤圖形的標(biāo)準(zhǔn)，如方型扁平無引線封裝QFN (Quad Flat No-Lead)和小外型無引線封裝SON (Small Outline No-Lead)；還是一個反映焊盤圖形方面的研發(fā)、分類和定義——這些建立新的工業(yè)CAD數(shù)據(jù)庫的關(guān)鍵元素——的全新變化的標(biāo)準(zhǔn)。

標(biāo)簽： 表面貼裝焊盤圖形標(biāo)準(zhǔn)

上傳時間： 2013-05-27

上傳用戶：mdrd3080
QFN SMT工藝設(shè)計指導(dǎo)

QFN SMT工藝設(shè)計指導(dǎo).pdf 一、基本介紹 QFN（Quad　Flat　No　Lead）是一種相對比較新的IC封裝形式，但由于其獨(dú)特的優(yōu)勢，其應(yīng)用得到了快速的增長。QFN是一種無引腳封裝，它有利于降低引腳間的自感應(yīng)系數(shù)，在高頻領(lǐng)域的應(yīng)用優(yōu)勢明顯。QFN外觀呈正方形或矩形，大小接近于CSP，所以很薄很輕。元件底部具有與底面水平的焊端，在中央有一個大面積裸露焊端用來導(dǎo)熱，圍繞大焊端的外圍四周有實現(xiàn)電氣連接的I/O焊端，I/O焊端有兩種類型：一種只裸露出元件底部的一面，其它部分被封裝在元件內(nèi)；另一種焊端有裸露在元件側(cè)面的部分。 QFN采用周邊引腳方式使PCB布線更靈活，中央裸露的銅焊端提供了良好的導(dǎo)熱性能和電性能。這些特點使QFN在某些對體積、重量、熱性能、電性能要求高的電子產(chǎn)品中得到了重用。由于QFN是一種較新的IC封裝形式，IPC-SM-782等PCB設(shè)計指南上都未包含相關(guān)內(nèi)容，本文可以幫助指導(dǎo)用戶進(jìn)行QFN的焊盤設(shè)計和生產(chǎn)工藝設(shè)計。但需要說明的是本文只是提供一些基本知識供參考，用戶需要在實際生產(chǎn)中不斷積累經(jīng)驗，優(yōu)化焊盤設(shè)計和生產(chǎn)工藝設(shè)計方案，以取得令人滿意的焊接效果

標(biāo)簽： QFN SMT 工藝設(shè)計指導(dǎo)

上傳時間： 2013-04-24

上傳用戶：吳之波123
Verilog Coding Style for Efficient Digital Design

In this paper, we discuss efficient coding and design styles using verilog. This can beimmensely helpful for any digital designer initiating designs. Here, we address different problems rangingfrom RTL-Gate Level simulation mismatch to race conditions in writing behavioral models. All theseproblems are accompanied by an example to have a better idea, and these can be taken care off if thesecoding guidelines are followed. Discussion of all the techniques is beyond the scope of this paper, however,here we try to cover a few of them.

標(biāo)簽： Efficient Verilog Digital Coding

上傳時間： 2013-11-22

上傳用戶：han_zh
State Machine Coding Styles for Synthesis

本文論述了狀態(tài)機(jī)的verilog編碼風(fēng)格,以及不同編碼風(fēng)格的優(yōu)缺點，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state machine design using Verilog, VHDL and Synopsys tools. Steve's paper alsooffers in-depth background concerning the origin of specific state machine types.This paper, "State Machine Coding Styles for Synthesis," details additional insights into statemachine design including coding style approaches and a few additional tricks.

標(biāo)簽： Synthesis Machine Coding Styles

上傳時間： 2013-10-15

上傳用戶：dancnc
采用FlatP_Cell技術(shù)的ROM設(shè)計和分析

本文介紹了Flat— Cell結(jié)構(gòu)和采用Flat— Cell技術(shù)的ROM設(shè)計方法。包括Flat—Cell的工藝技術(shù)、Flat—Cell基本電路結(jié)構(gòu)和ROM 放大器電路。

標(biāo)簽： FlatP_Cell ROM 分

上傳時間： 2013-11-15

上傳用戶：84425894
PCB覆銅高級連接方式

在AD PCB 環(huán)境下，Design>Rules>Plane> Polygon Connect style ,點中Polygon Connect style，右鍵點擊new rule ---新建一個規(guī)則點擊新建的規(guī)則既選中該規(guī)則，在name 框中改變里面的內(nèi)容即可修改該規(guī)則的名稱，默認(rèn)是PolygonConnect_1 ，現(xiàn)我們修改為GND-Via.

標(biāo)簽： PCB 覆銅連接方式

上傳時間： 2013-10-29

上傳用戶：yunfan1978
IC封裝製程簡介(IC封裝制程簡介)

半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時，晶片會發(fā)光而使LED發(fā)亮，如圖六所示。半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡介這兩段的製造程序。

標(biāo)簽： 封裝 IC封裝制程

上傳時間： 2014-01-20

上傳用戶：蒼山觀海
基于msp430單片機(jī)的便攜式數(shù)字傾角儀的研制

介紹了一種基于MSP430系列單片機(jī)和ADXL203加速度傳感器的數(shù)字式傾角儀，它不僅可以實現(xiàn)水平度檢測，而且可以測量00～3600范圍內(nèi)的任意傾角，分辨率可達(dá)O．1。。此外，由于該傾角儀輸出為數(shù)字結(jié)果，因此它也可以與其他的數(shù)字設(shè)備結(jié)合起來，組合成一個功能更加強(qiáng)大的儀器。該數(shù)字傾角儀可廣泛應(yīng)用于建筑、機(jī)械、道路、橋梁、石油、煤礦和地質(zhì)勘探等各種需要測量重力參考系下傾角的場合。關(guān)鍵詞：MSP430F133單片機(jī)；力敏傳感器；ADXL203加速度計；角度測量 Abstract：This paper presents a new style digital inclinometer which is developed on the basis of the MSP430F133 MCU and the ADXL203 dual axis aeeelerometer．This inclinometer not only can test levelness，but also can measure any angle between 0。and 360。with an accuracy of 0．1 O．In addition，its output is a digital result，which makes it possible to integrate itself with other digital devices to form a more functional unit．This inclinometer can be widely used in any construction site，oil field，coal-mine or geologic survey and SO on where it will provide the working people with convenience to measure any angles．Key words：MSP430F133 MCU；force sensor；ADXL203 accelerometer；angle measurement

標(biāo)簽： msp 430 單片機(jī) 便攜式

上傳時間： 2013-11-14

上傳用戶：lizhizheng88
dsPIC30F產(chǎn)品手冊

dsPIC30F產(chǎn)品手冊 High Performance Digital Signal Controllers This section of the manual contains the following topics:1.1 Introduction 1.2 Manual Objective 1.3 Device Structure1.4 Development Support 1.5 Style and Symbol Conventions 1.6 Related Documents 1.7 Revision History

標(biāo)簽： dsPIC 30F 30 產(chǎn)品手冊

上傳時間： 2013-12-26

上傳用戶：xzt