這篇文章討論了不同hdl代碼的編寫方式，對綜合結(jié)果的影響。閱讀本文對深入了解綜合工具和提高hdl的編寫水平有不少幫助，原文時針對Synopsys的綜合軟件論述的，但對所有綜合軟件，都有普遍的借鑒意義
標簽： Synthesis Coding Styles Guide
上傳時間： 2014-12-23
上傳用戶：huql11633
本文簡單探討了verilog hdl設(shè)計中的可綜合性問題，適合hdl初學者閱讀 用組合邏輯實現(xiàn)的電路和用時序邏輯實現(xiàn)的 電路要分配到不同的進程中。 不要使用枚舉類型的屬性。 Integer應加范圍限制。 通常的可綜合代碼應該是同步設(shè)計。 避免門級描述，除非在關(guān)鍵路徑中。
標簽： hdl 綜合設(shè)計
上傳時間： 2013-10-21
上傳用戶：smallfish
概述:數(shù)字通信和自動化控制等領(lǐng)域的高速度發(fā)展和世界范圍的高技術(shù)競爭對數(shù)字系統(tǒng)提出了越來越高的要求，特別是需要設(shè)計具有實時信號處理能力的專用集成電路，要求把包括多個CPU內(nèi)核在內(nèi)的整個電子系統(tǒng)綜合到一個芯片(SOC)上。集成電路制造工藝的發(fā)展；知識產(chǎn)權(quán)核(IP)的重復利用；硬件描述語言(hdl)的大規(guī)模使用；
標簽： Verilog Actel hdl 基本知識
上傳時間： 2013-10-28
上傳用戶：pol123
本書是介紹Verilog hdl入門的教材，希望對各位朋友有用
標簽： Verilog hdl 教材
上傳時間： 2014-01-07
上傳用戶：xiaozhiqban
Verilog hdl 黑金資料
標簽： Verilog hdl
上傳時間： 2013-11-04
上傳用戶：上善若水
基于可變時的hdl交通燈設(shè)計
標簽： hdl
上傳時間： 2013-10-16
上傳用戶：小鵬
Verilog hdl 華為入門教程
標簽： Verilog hdl 華為 入門教程
上傳時間： 2013-10-10
上傳用戶：Amygdala
Verilog hdl程序設(shè)計教程
標簽： Verilog hdl 程序設(shè)計 教程
上傳時間： 2013-11-22
上傳用戶：wuchunwu
用Verilog hdl實現(xiàn)I2C總線功能
標簽： Verilog hdl I2C
上傳時間： 2013-11-07
上傳用戶：源弋弋
硬件描述語言hdl的現(xiàn)狀與發(fā)展
標簽： hdl 硬件描述語言 發(fā)展
上傳時間： 2013-10-14
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