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用verilog hdl寫的操作SRAM的源碼
標簽： verilog SRAM hdl 操作
上傳時間： 2015-02-07
上傳用戶：sy_jiadeyi
用verilog hdl實現(xiàn)曼徹斯特編碼的源碼
標簽： verilog hdl 曼徹斯特編碼 源碼
上傳時間： 2013-12-29
上傳用戶：lhc9102
hdl優(yōu)化設計十大戒律-轉載
標簽： hdl 優(yōu)化設計
上傳時間： 2014-05-29
上傳用戶：ve3344
Computer Architecture Handbook on Verilog hdl
標簽： Architecture Computer Handbook Verilog
上傳時間： 2015-03-15
上傳用戶：www240697738
verilog hdl教程135例:verilog hdl語言類似于C語言，便于學習。本文檔帶有源代碼，3-6章
標簽： verilog hdl 135 C語言
上傳時間： 2013-12-12
上傳用戶：rocketrevenge
verilog hdl教程135例:verilog hdl語言類似于C語言，便于學習。本文檔帶有源代碼，7-8章
上傳時間： 2013-12-09
上傳用戶：cuiyashuo
verilog hdl教程135例:verilog hdl語言類似于C語言，便于學習。本文檔帶有源代碼，9-10章
上傳時間： 2013-12-26
上傳用戶：qb1993225
verilog hdl教程135例:verilog hdl語言類似于C語言，便于學習。本文檔帶有源代碼，11-12章
上傳時間： 2015-03-24
上傳用戶：zhaoq123
這是一個Verilog hdl編寫的RISC cpu的程序，該程序共10個子程序，實現(xiàn)了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了modelsim仿真驗證。
標簽： Verilog RISC hdl cpu
上傳時間： 2015-03-26
上傳用戶：qiao8960
減1計數(shù)器 一、設計要求 用Verilog hdl語言設計一個計數(shù)器。 要求計數(shù)器具有異步置位/復位功能，可以進行自增和自減計數(shù)，其計數(shù)周期為2^N（N為二進制位數(shù)）。 二、設計原理 輸入/輸出說明： d：異步置數(shù)數(shù)據(jù)輸入； q：當前計數(shù)器數(shù)據(jù)輸出； clock：時鐘脈沖； count_en：計數(shù)器計數(shù)使能控制（1：計數(shù)/0：停止計數(shù)）； updown：計數(shù)器進行自加/自減運算控制（1：自加/0：自減）； load_d
標簽： Verilog 計數(shù)器 hdl 減
上傳時間： 2015-03-28
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