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Hardware Des cription Language??--??硬件描述語言

用verilog hdl寫的操作SRAM的源碼

用verilog hdl寫的操作SRAM的源碼

標(biāo)簽： verilog SRAM hdl 操作

上傳時間： 2015-02-07

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用verilog hdl實(shí)現(xiàn)曼徹斯特編碼的源碼

用verilog hdl實(shí)現(xiàn)曼徹斯特編碼的源碼

標(biāo)簽： verilog hdl 曼徹斯特編碼源碼

上傳時間： 2013-12-29

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hdl優(yōu)化設(shè)計(jì)十大戒律-轉(zhuǎn)載

hdl優(yōu)化設(shè)計(jì)十大戒律-轉(zhuǎn)載

標(biāo)簽： hdl 優(yōu)化設(shè)計(jì)

上傳時間： 2014-05-29

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Computer Architecture Handbook on Verilog hdl

Computer Architecture Handbook on Verilog hdl

標(biāo)簽： Architecture Computer Handbook Verilog

上傳時間： 2015-03-15

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verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，3-6章

標(biāo)簽： verilog hdl 135 C語言

上傳時間： 2013-12-12

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verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，7-8章

標(biāo)簽： verilog hdl 135 C語言

上傳時間： 2013-12-09

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verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，9-10章

標(biāo)簽： verilog hdl 135 C語言

上傳時間： 2013-12-26

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verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，11-12章

標(biāo)簽： verilog hdl 135 C語言

上傳時間： 2015-03-24

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這是一個Verilog hdl編寫的RISC cpu的程序

這是一個Verilog hdl編寫的RISC cpu的程序，該程序共10個子程序，實(shí)現(xiàn)了簡單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。

標(biāo)簽： Verilog RISC hdl cpu

上傳時間： 2015-03-26

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減1計(jì)數(shù)器一、設(shè)計(jì)要求用Verilog hdl語言設(shè)計(jì)一個計(jì)數(shù)器。要求計(jì)數(shù)器具有異步置位/復(fù)位功能

減1計(jì)數(shù)器一、設(shè)計(jì)要求用Verilog hdl語言設(shè)計(jì)一個計(jì)數(shù)器。要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。二、設(shè)計(jì)原理輸入/輸出說明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時鐘脈沖； count_en：計(jì)數(shù)器計(jì)數(shù)使能控制（1：計(jì)數(shù)/0：停止計(jì)數(shù)）； updown：計(jì)數(shù)器進(jìn)行自加/自減運(yùn)算控制（1：自加/0：自減）； load_d

標(biāo)簽： Verilog 計(jì)數(shù)器 hdl 減

上傳時間： 2015-03-28

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用verilog hdl寫的操作SRAM的源碼

用verilog hdl實(shí)現(xiàn)曼徹斯特編碼的源碼

hdl優(yōu)化設(shè)計(jì)十大戒律-轉(zhuǎn)載

Computer Architecture Handbook on Verilog hdl

verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言

verilog hdl教程135例:verilog hdl語言類似于C語言

這是一個Verilog hdl編寫的RISC cpu的程序

減1計(jì)數(shù)器一、設(shè)計(jì)要求用Verilog hdl語言設(shè)計(jì)一個計(jì)數(shù)器。要求計(jì)數(shù)器具有異步置位/復(fù)位功能