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FPGA編程，仿真教程
上傳時(shí)間： 2014-11-11
上傳用戶：lunshaomo
為了在CDMA系統(tǒng)中更好地應(yīng)用QDPSK數(shù)字調(diào)制方式，在分析四相相對移相（QDPSK)信號調(diào)制解調(diào)原理的基礎(chǔ)上，設(shè)計(jì)了一種QDPSK調(diào)制解調(diào)電路，它包括串并轉(zhuǎn)換、差分編碼、四相載波產(chǎn)生和選相、相干解調(diào)、差分譯碼和并串轉(zhuǎn)換電路。在MAX+PLUSⅡ軟件平臺上，進(jìn)行了編譯和波形仿真。綜合后下載到復(fù)雜可編程邏輯器件EPM7128SLC84-15中，測試結(jié)果表明，調(diào)制電路能正確選相，解調(diào)電路輸出數(shù)據(jù)與QDPSK調(diào)制輸入數(shù)據(jù)完全一致，達(dá)到了預(yù)期的設(shè)計(jì)要求。 Abstract: In order to realize the better application of digital modulation mode QDPSK in the CDMA system， a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPLD of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase，and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.
標(biāo)簽： QDPSK CPLD 調(diào)制解調(diào) 電路設(shè)計(jì)
上傳時(shí)間： 2014-01-13
上傳用戶：qoovoop
FPGA編程，仿真教程
上傳時(shí)間： 2013-10-28
上傳用戶：稀世之寶039
為了在CDMA系統(tǒng)中更好地應(yīng)用QDPSK數(shù)字調(diào)制方式，在分析四相相對移相（QDPSK)信號調(diào)制解調(diào)原理的基礎(chǔ)上，設(shè)計(jì)了一種QDPSK調(diào)制解調(diào)電路，它包括串并轉(zhuǎn)換、差分編碼、四相載波產(chǎn)生和選相、相干解調(diào)、差分譯碼和并串轉(zhuǎn)換電路。在MAX+PLUSⅡ軟件平臺上，進(jìn)行了編譯和波形仿真。綜合后下載到復(fù)雜可編程邏輯器件EPM7128SLC84-15中，測試結(jié)果表明，調(diào)制電路能正確選相，解調(diào)電路輸出數(shù)據(jù)與QDPSK調(diào)制輸入數(shù)據(jù)完全一致，達(dá)到了預(yù)期的設(shè)計(jì)要求。 Abstract: In order to realize the better application of digital modulation mode QDPSK in the CDMA system， a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPLD of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase，and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.
標(biāo)簽： QDPSK CPLD 調(diào)制解調(diào) 電路設(shè)計(jì)
上傳時(shí)間： 2013-10-28
上傳用戶：jyycc
個(gè)人硬件課程設(shè)計(jì)，簡單實(shí)現(xiàn)了FPGA平臺的路口交通燈管理，開發(fā)環(huán)境為MAX+plus
標(biāo)簽： 硬件
上傳時(shí)間： 2015-04-20
上傳用戶：D&L37
ＦＰＧＡ數(shù)字鐘的設(shè)計(jì)，用VHDL語言編程，max+plus仿真，可在實(shí)際電路中驗(yàn)證
標(biāo)簽： 數(shù)字
上傳時(shí)間： 2015-07-25
上傳用戶：924484786
智能機(jī)器小車主要完成尋跡功能，由機(jī)械結(jié)構(gòu)和控制單元兩個(gè)部分組成。機(jī)械結(jié)構(gòu)是一個(gè)由底盤、前后輔助輪、控制板支架、傳感器支架、左右驅(qū)動輪、步進(jìn)電機(jī)等組成。控制單元部分主要由主要包含傳感器及其調(diào)理電路、步進(jìn)電機(jī)及驅(qū)動電路、控制器三個(gè)部分。本設(shè)計(jì)的核心為控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的設(shè)計(jì)主要在MAX+plusⅡ10.0環(huán)境下利用VHDL語言編程實(shí)現(xiàn)。驅(qū)動步進(jìn)電機(jī)電路主要利用ULN2803作為驅(qū)動芯片。
標(biāo)簽： 智能機(jī)
上傳時(shí)間： 2015-09-07
上傳用戶：cjf0304
本源碼是高速并行乘法器的設(shè)計(jì)源碼，開發(fā)軟件為MAX+PLUS.輸入為兩個(gè)帶符號的二進(jìn)制數(shù)
上傳時(shí)間： 2015-10-18
上傳用戶：sunjet
摘 要：以上海地區(qū)的出租車計(jì)費(fèi)器為例，利用Verilog HDL語言設(shè)計(jì)了出租車計(jì)費(fèi)器，使其具有時(shí)間 顯示、計(jì)費(fèi)以及模擬出租車啟動、停止、復(fù)位等功能，并設(shè)置了動態(tài)掃描電路顯示車費(fèi)和對應(yīng)時(shí)間，顯示 了硬件描述語言Verilog—HDL設(shè)計(jì)數(shù)字邏輯電路的優(yōu)越性。源程序經(jīng)MAX+PLUS Ⅱ軟件調(diào)試、優(yōu) 化，下載到EPF1OK10TC144—3芯片中，可應(yīng)用于實(shí)際的出租車收費(fèi)系統(tǒng)。 關(guān)鍵詞：Verilog HDL；電子自動化設(shè)計(jì)；硬件描述語言；MAX+PLUSⅡ
標(biāo)簽： 海 出租車計(jì)費(fèi)器
上傳時(shí)間： 2014-12-06
上傳用戶：bakdesec
本書系統(tǒng)地介紹了一種硬件描述語言，即VHDL語言設(shè)計(jì)數(shù)字邏輯電路和數(shù)字系統(tǒng)的新方法。這是電子電路設(shè)計(jì)方法上一次革命性的變化，也是邁向21世紀(jì)的電子工程師所必須掌握的專門知識。本書共分12章，第l章---第8章主要介紹VHDL語言的基本知識和使用VHDL語言設(shè)計(jì)簡單邏輯電路的基本方法；第9章和第10章分別以定時(shí)器和接口電路設(shè)計(jì)為例，詳述了用VHDL語言設(shè)計(jì)復(fù)雜電路的步驟和過程；第11章簡單介紹了VHDL語言93版和87版的主要區(qū)別；第12章介紹了MAX+plus II的使用說明。 本書以數(shù)字邏輯電路設(shè)計(jì)為主線，用對比手法來說明數(shù)字邏輯電路的電原理圖和VHDL語言程序之間的對應(yīng)關(guān)系，并列舉了眾多的實(shí)例。另外，還對設(shè)計(jì)中的有關(guān)技術(shù)，如仿真、綜合等作了相應(yīng)說明。本書簡明扼要，易讀易懂。它可作為大學(xué)本科和研究生的教科書，也可以作為一般從事電子電路設(shè)計(jì)工程師的自學(xué)參考書。
標(biāo)簽： 硬件描述語言
上傳時(shí)間： 2014-01-11
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