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使用FPGA/CPLD設置語音AD、DA轉換芯片AIC23，FPGA/CPLD系統時鐘為24.576MHz
1、AIC系統時鐘為12.288MHz，SPI時鐘為6.144MHz
2、AIC處于主控模式
3、input bit length 16bit output bit length 16bit MSB first
4、幀同步在96KHz
標簽：
FPGA
CPLD
AIC
23
上傳時間：
2013-12-20
上傳用戶：二驅蚊器
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Shortest Paths with Multiplicative Cost. In a given undirected graph, the path cost is measured as a product of all the edges in the path. The weights are rational numbers (e.g., 0.25, 0.75, 3.75 etc) or integers (2, 3). There are no negative edges. Given such a graph as input, you are to output the shortest path between any two given vertices. Input is the adjacency matrix and the two vertices. You must output the path.
標簽：
Multiplicative
undirected
Shortest
measured
上傳時間：
2017-04-08
上傳用戶：邶刖
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將魔王的語言抽象為人類的語言：魔王語言由以下兩種規則由人的語言逐步抽象上去的：α-〉β1β2β3…βm ；θδ1δ2…-〉θδnθδn-1…θδ1
設大寫字母表示魔王的語言，小寫字母表示人的語言B-〉tAdA，A-〉sae，eg：B(ehnxgz)B解釋為tsaedsaeezegexenehetsaedsae對應的話是：“天上一只鵝地上一只鵝鵝追鵝趕鵝下鵝蛋鵝恨鵝天上一只鵝地上一只鵝”。(t-天d-地s-上a-一只e-鵝z-追g-趕x-下n-蛋h-恨)
標簽：
語言
抽象
字母
上傳時間：
2013-12-19
上傳用戶：aix008
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本代碼為編碼開關代碼，編碼開關也就是數字音響中的
360度旋轉的數字音量以及顯示器上用的（單鍵飛梭開
關）等類似鼠標滾輪的手動計數輸入設備。
我使用的編碼開關為5個引腳的，其中2個引腳為按下
轉輪開關（也就相當于鼠標中鍵）。另外3個引腳用來
檢測旋轉方向以及旋轉步數的檢測端。引腳分別為a,b,c
b接地a，c分別接到P2.0和P2.1口并分別接兩個10K上拉
電阻，并且a，c需要分別對地接一個104的電容，否則
因為編碼開關的觸點抖動會引起輕微誤動作。本程序不
使用定時器，不占用中斷，不使用延時代碼，并對每個
細分步數進行判斷，避免一切誤動作，性能超級穩定。
我使用的編碼器是APLS的EC11B可以參照附件的時序圖
編碼器控制流水燈最能說明問題，下面是以一段流水
燈來演示。
標簽：
代碼
編碼開關
上傳時間：
2017-07-03
上傳用戶：gaojiao1999
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【問題描述】
在一個N*N的點陣中，如N=4,你現在站在（1，1），出口在（4，4）。你可以通過上、下、左、右四種移動方法，在迷宮內行走，但是同一個位置不可以訪問兩次，亦不可以越界。表格最上面的一行加黑數字A[1..4]分別表示迷宮第I列中需要訪問并僅可以訪問的格子數。右邊一行加下劃線數字B[1..4]則表示迷宮第I行需要訪問并僅可以訪問的格子數。如圖中帶括號紅色數字就是一條符合條件的路線。
給定N，A[1..N] B[1..N]。輸出一條符合條件的路線，若無解，輸出NO ANSWER。（使用U，D，L，R分別表示上、下、左、右。）
2 2 1 2
（4，4） 1
（2，3） （3，3） （4，3） 3
（1，2） （2，2） 2
（1，1） 1
【輸入格式】
第一行是數m (n < 6 )。第二行有n個數，表示a[1]..a[n]。第三行有n個數，表示b[1]..b[n]。
【輸出格式】
僅有一行。若有解則輸出一條可行路線，否則輸出“NO ANSWER”。
標簽：
點陣
上傳時間：
2014-06-21
上傳用戶：llandlu
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實驗源代碼
//Warshall.cpp #include<stdio.h> void warshall(int k,int n) { int i , j, t; int temp[20][20]; for(int a=0;a<k;a++) { printf("請輸入矩陣第%d 行元素:",a); for(int b=0;b<n;b++) { scanf ("%d",&temp[a][b]); } } for(i=0;i<k;i++){ for( j=0;j<k;j++){ if(temp[ j][i]==1) { for(t=0;t<n;t++) { temp[ j][t]=temp[i][t]||temp[ j][t]; } } } } printf("可傳遞閉包關系矩陣是:\n"); for(i=0;i<k;i++) { for( j=0;j<n;j++) { printf("%d", temp[i][ j]); } printf("\n"); } } void main() { printf("利用 Warshall 算法求二元關系的可傳遞閉包\n"); void warshall(int,int); int k , n; printf("請輸入矩陣的行數 i: "); scanf("%d",&k);
四川大學實驗報告 printf("請輸入矩陣的列數 j: "); scanf("%d",&n); warshall(k,n); }
標簽：
warshall
離散
實驗
上傳時間：
2016-06-27
上傳用戶：梁雪文以
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lm75A溫度數字轉換器 FPGA讀寫實驗Verilog邏輯源碼Quartus工程文件+文檔資料,FPGA為CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做為你的學習設計參考。LM75A 是一個使用了內置帶隙溫度傳感器和模數轉換技術的溫度數字轉換器。它也是一個溫度檢測器，可提供一個過熱檢測輸出。LM75A 包含許多數據寄存器：配置寄存器用來存儲器件的某些配置，如器件的工作模式、OS 工作模式、OS 極性和OS 故障隊列等（在功能描述一節中有詳細描述）；溫度寄存器（Temp），用來存儲讀取的數字溫度；設定點寄存器（Tos & Thyst），用來存儲可編程的過熱關斷和滯后限制，器件通過2 線的串行I2C 總線接口與控制器通信。LM75A 還包含一個開漏輸出（OS），當溫度超過編程限制的值時該輸出有效。LM75A 有3 個可選的邏輯地址管腳，使得同一總線上可同時連接8個器件而不發生地址沖突。LM75A 可配置成不同的工作條件。它可設置成在正常工作模式下周期性地對環境溫度進行監控或進入關斷模式來將器件功耗降至最低。OS 輸出有2 種可選的工作模式：OS 比較器模式和OS 中斷模式。OS 輸出可選擇高電平或低電平有效。故障隊列和設定點限制可編程，為了激活OS 輸出，故障隊列定義了許多連續的故障。溫度寄存器通常存放著一個11 位的二進制數的補碼，用來實現0.125℃的精度。這個高精度在需要精確地測量溫度偏移或超出限制范圍的應用中非常有用。正常工作模式下，當器件上電時，OS 工作在比較器模式，溫度閾值為80℃，滯后75℃，這時，LM75A就可用作一個具有以上預定義溫度設定點的獨立的溫度控制器。module LM75_SEG_LED ( //input input sys_clk ,input sys_rst_n ,inout sda_port ,//output output wire seg_c1 ,output wire seg_c2 ,output wire seg_c3 ,output wire seg_c4 ,output reg seg_a ,output reg seg_b ,output reg seg_c ,output reg seg_e ,output reg seg_d ,output reg seg_f ,output reg seg_g ,output reg seg_h , output reg clk_sclk );//parameter define parameter WIDTH = 8;parameter SIZE = 8;//reg define reg [WIDTH-1:0] counter ;reg [9:0] counter_div ;reg clk_50k ;reg clk_200k ;reg sda ;reg enable ;
標簽：
lm75a
數字轉換器
fpga
verilog
上傳時間：
2021-10-27
上傳用戶：
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高通(Qualcomm)藍牙芯片QCC5151_硬件設計詳細指導書（官方內部培訓手冊）共52頁其內容是針對硬件設計、部分重要元器件選擇(ESD，Filter）及走線注意事項的詳細說明。2 Power management 2.1 SMPS 2.1.1 Components specification 2.1.2 Input power supply selection 2.1.3 Minimize SMPS EMI emissions 2.1.4 Internal LDOs and digital core decoupling 2.1.5 Powering external components 2.2 Charger 2.2.1 Charger connections.2.2.2 General charger operation2.2.3 Temperature measurement during charging 2.3 SYS_CTRL 3 Bluetooth radio3.1 RF PSU component choice 3.2 RF band-pass filter3.3 Layout (天線 走線的注意事項)4 Audio4.1 Audio bypass capacitors 4.2 Earphone speaker output4.3 Line/Mic input 4.4 Headphone output optimizition5 LED pads 5.1 LED driver 5.2 Digital/Button input 5.3 Analog input5.4 Disabled 6 Reset pin (Reset#)7 QSPIinterface 8 USB interfaces 8.1 USB device port8.1.1 USB connections8.1.2 Layout notes8.1.3 USB charger detection
標簽：
qualcomm
藍牙芯片
qcc5151
上傳時間：
2022-01-24
上傳用戶：XuVshu
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verilog實現I2C通信的slave模塊源碼狀態機設位計可做I2C接口的仿真模型//`timescale 1ns/1psmodule I2C_slv (input [6:0] slv_id,input RESET,input scl_i, //I2C clkinput sda_i, //I2C data ininput [7:0] I2C_RDDATA,////////////////////////output reg sda_o, //I2C data outoutput reg reg_w, //reg write enable pulse (1T of scl_i)output reg [7:0] I2C_ADDR,output reg [7:0] I2C_DATA); parameter ST_ADDR = 4'd0; parameter ST_ACK = 4'd1; parameter ST_WDATA1 = 4'd2; parameter ST_WACK1 = 4'd3; parameter ST_WDATA2 = 4'd4; parameter ST_WACK2 = 4'd5; parameter ST_WDATA3 = 4'd6; parameter ST_WACK3 = 4'd7; parameter ST_RDATA1 = 4'd8; parameter ST_RACK1 = 4'd9; parameter ST_IDLE = 4'd15;//---------------------------------------------------------------------------// Signal Declaration//--------------------------------------------------------------------------- reg i2c_start_n, i2c_stop_n; //wire RESET_scl; wire i2c_stp_n, i2c_RESET; reg [3:0] i2c_cs, i2c_ns; reg [3:0] cnt_bit; reg [7:0] d_vec; reg i2c_rd, i2c_ack; reg [7:0] I2C_RDDATA_latch;
標簽：
verilog
i2c
通信
slave
上傳時間：
2022-02-03
上傳用戶：
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電子書-RTL Design Style Guide for Verilog HDL540頁A FF having a fixed input value is generated from the description in the upper portion of
Example 2-21. In this case, ’0’ is output when the reset signal is asynchronously input,
and ’1’ is output when the START signal rises. Therefore, the FF data input is fixed at
the power supply, since the typical value ’1’ is output following the rise of the START
signal.
When FF input values are fixed, the fixed inputs become untestable and the fault detection rate drops. When implementing a scan design and converting to a scan FF, the scan
may not be executed properl not be executed properly, so such descriptions , so such descriptions are not are not recommended. recommended.[1] As in the lower
part of Example 2-21, be sure to construct a synchronous type of circuit and ensure that
the clock signal is input to the clock pin of the FF.
Other than the sample shown in Example 2-21, there are situations where for certain
control signals, those that had been switched due to the conditions of an external input
will no longer need to be switched, leaving only a FF. If logic exists in a lower level and a
fixed value is input from an upper level, the input value of the FF may also end up being
fixed as the result of optimization with logic synthesis tools. In a situation like this, while
perhaps difficult to completely eliminate, the problem should be avoided as much as possible.
標簽：
RTL
verilog hdl
上傳時間：
2022-03-21
上傳用戶：canderile
