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vERILOG

vERILOGHDL是一種硬件描述語言，以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。vERILOGHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發。兩種HDL均為IEEE標準。[1]

vERILOG hdl教程135例:vERILOG hdl語言類似于C語言

vERILOG hdl教程135例:vERILOG hdl語言類似于C語言，便于學習。本文檔帶有源代碼，9-10章

標簽： vERILOG hdl 135 C語言

上傳時間： 2013-12-26

上傳用戶：qb1993225
vERILOG hdl教程135例:vERILOG hdl語言類似于C語言

vERILOG hdl教程135例:vERILOG hdl語言類似于C語言，便于學習。本文檔帶有源代碼，11-12章

標簽： vERILOG hdl 135 C語言

上傳時間： 2015-03-24

上傳用戶：zhaoq123
這是一個vERILOG HDL編寫的RISC cpu的程序

這是一個vERILOG HDL編寫的RISC cpu的程序，該程序共10個子程序，實現了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了modelsim仿真驗證。

標簽： vERILOG RISC HDL cpu

上傳時間： 2015-03-26

上傳用戶：qiao8960
減1計數器一、設計要求用vERILOG HDL語言設計一個計數器。要求計數器具有異步置位/復位功能

減1計數器一、設計要求用vERILOG HDL語言設計一個計數器。要求計數器具有異步置位/復位功能，可以進行自增和自減計數，其計數周期為2^N（N為二進制位數）。二、設計原理輸入/輸出說明： d：異步置數數據輸入； q：當前計數器數據輸出； clock：時鐘脈沖； count_en：計數器計數使能控制（1：計數/0：停止計數）； updown：計數器進行自加/自減運算控制（1：自加/0：自減）； load_d

標簽： vERILOG 計數器 HDL 減

上傳時間： 2015-03-28

上傳用戶：zycidjl
這是一堆vERILOG的source code.包含許多常用的小電路.還不錯用.

這是一堆vERILOG的source code.包含許多常用的小電路.還不錯用.

標簽： vERILOG source code

上傳時間： 2015-03-29

上傳用戶：lanwei
加法器（使用vERILOG編寫的）,雖然簡單

加法器（使用vERILOG編寫的）,雖然簡單，但是這也是學習vERILOG最基礎的東西！希望大家一起學習！

標簽： vERILOG 加法器編寫

上傳時間： 2013-12-10

上傳用戶：410805624
這是用vERILOG寫的一個簡單的處理器

這是用vERILOG寫的一個簡單的處理器，雖然只具有5個指令，但是可以透過這個範例，來了解到cpu的架構，與如何開發處理器，相信會有很大的啟發。

標簽： vERILOG

上傳時間： 2014-12-08

上傳用戶：ikemada
用vERILOG編寫的網卡芯片rtl級。前仿后仿都通過了

用vERILOG編寫的網卡芯片rtl級。前仿后仿都通過了，可以在modelsim上運行察看

標簽： vERILOG rtl 編寫網卡芯片

上傳時間： 2015-03-31

上傳用戶：lxm
結合XILINXCPLD所做的模擬RS232通信vERILOG源程序

結合XILINXCPLD所做的模擬RS232通信vERILOG源程序

標簽： XILINXCPLD vERILOG 232 RS

上傳時間： 2015-03-31

上傳用戶：hustfanenze
能綜合的YCrCb2RGB模塊（vERILOG)_采用3級流水線,用fpga做小數運算

能綜合的YCrCb2RGB模塊（vERILOG)_采用3級流水線,用fpga做小數運算，還有就是流水線技術

標簽： YCrCb2RGB vERILOG fpga 模塊

上傳時間： 2013-12-06

上傳用戶：aa17807091

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vERILOG

vERILOG hdl教程135例:vERILOG hdl語言類似于C語言

vERILOG hdl教程135例:vERILOG hdl語言類似于C語言

這是一個vERILOG HDL編寫的RISC cpu的程序

減1計數器一、設計要求用vERILOG HDL語言設計一個計數器。要求計數器具有異步置位/復位功能

這是一堆vERILOG的source code.包含許多常用的小電路.還不錯用.

加法器（使用vERILOG編寫的）,雖然簡單

這是用vERILOG寫的一個簡單的處理器

用vERILOG編寫的網卡芯片rtl級。前仿后仿都通過了

結合XILINXCPLD所做的模擬RS232通信vERILOG源程序

能綜合的YCrCb2RGB模塊（vERILOG)_采用3級流水線,用fpga做小數運算