減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog HDL語言設(shè)計(jì)一個計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能

減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog HDL語言設(shè)計(jì)一個計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說明：...

?? 2015-03-28

我用過的verilog hdl寫的SDRAM core源程序,經(jīng)過測試應(yīng)用

我用過的verilog hdl寫的SDRAM core源程序,經(jīng)過測試應(yīng)用...

?? 2015-03-31

Verilog HDL硬件描述語言的教程

Verilog HDL硬件描述語言的教程...

?? 2015-04-04

verilog hdl. for igginner. tutorial in word file1 KAMPATE

verilog hdl. for igginner. tutorial in word file1 KAMPATE...

?? 2015-04-07

用Verilog HDL實(shí)現(xiàn)I2C總線功能

用Verilog HDL實(shí)現(xiàn)I2C總線功能，對I2C總線有很大幫助...

?? 2013-12-28

用Verilog HDL實(shí)現(xiàn)I2C總線功能

用Verilog HDL實(shí)現(xiàn)I2C總線功能，對I2C總線有很大幫助...

?? 2013-12-31

此設(shè)計(jì)采用Verilog HDL硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個電路分為兩個子模塊

此設(shè)計(jì)采用Verilog HDL硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個電路分為兩個子模塊，一個提供同步信號（H_SYNC和V_SYNC）及像素位置信息；另一個接收像素位置信息，并輸出顏色信號。這...

?? 2015-04-11

采用Verilog HDL設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理

采用Verilog HDL設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個電路可劃分為三部分：采樣電路、門控電路和譯碼電路...

?? 2013-12-21

采用Verilog HDL設(shè)計(jì)

采用Verilog HDL設(shè)計(jì)，在Altera EP1S10S780C6開發(fā)板上實(shí)現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂曲...

?? 2015-04-11

初學(xué)verilog HDL時 找的好資料 大家共享

初學(xué)verilog HDL時 找的好資料 大家共享...

?? 2015-04-19