《Verilog HDL 語言編程》 異步FIFO設(shè)計（基于Verilog)
標(biāo)簽： Verilog FIFO HDL 語言編程
上傳時間： 2016-08-30
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<Verilog HDL 語言編程》 RS(204,188)譯碼器的設(shè)計
標(biāo)簽： Verilog HDL 204 188
上傳時間： 2013-11-30
上傳用戶：lizhen9880
《Verilog HDL語言編程》 常有加法器（基于Verilog）
標(biāo)簽： Verilog HDL 語言編程 加法器
上傳時間： 2013-12-18
上傳用戶：cjf0304
FPGA開發(fā)入門的Verilog HDL程序---流水燈,真實可用，驗證通過，工程環(huán)境為Altera Quartus
標(biāo)簽： Verilog FPGA HDL 程序
上傳時間： 2016-09-01
上傳用戶：VRMMO
FPGA開發(fā)入門的Verilog HDL程序2---梁祝音樂播放,真實可用，驗證通過，工程環(huán)境為Altera Quartus II
上傳時間： 2014-01-09
上傳用戶：Altman
（219）卷積編碼的verilog hdl源代碼,很有用的啊,
標(biāo)簽： verilog 219 hdl 卷積
上傳用戶：Late_Li
Verilog HDL入門,學(xué)習(xí)的最好參考資料，可以極短的時間內(nèi)學(xué)會
標(biāo)簽： Verilog HDL 參考資料
上傳時間： 2016-09-03
上傳用戶：hgy9473
基于FPGA的交通燈的設(shè)計 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實現(xiàn)
標(biāo)簽： Verilog FPGA HDL 交通燈
上傳時間： 2016-09-05
上傳用戶：ggwz258
基于FPGA的多功能數(shù)字鐘的設(shè)計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時間設(shè)置，時間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳時間： 2016-09-06
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步進(jìn)電機(jī)位置系統(tǒng) 步進(jìn)電機(jī)位置系統(tǒng)block symbol file 步進(jìn)電機(jī)位置系統(tǒng)的Verilog HDL程序設(shè)計 已編譯通過
標(biāo)簽： Verilog symbol block file
上傳時間： 2014-01-03
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