16階FIR濾波器--本設(shè)計(jì)用VERILOG HDL語言串行DA算法實(shí)現(xiàn)16階有限頻率響應(yīng)濾波器！
標(biāo)簽： VERILOG FIR HDL 濾波器
上傳時(shí)間： 2016-11-26
上傳用戶：moshushi0009
本程序是在傳輸流傳輸過程中對(duì)節(jié)目時(shí)鐘字段進(jìn)行檢測(cè)與修改,采用Verilog HDL 語言進(jìn)行編程。
標(biāo)簽： Verilog HDL 程序 傳輸流
上傳時(shí)間： 2013-12-27
上傳用戶：s363994250
verilog HDL example .many module .
標(biāo)簽： verilog example module many
上傳時(shí)間： 2014-06-10
上傳用戶：ainimao
采用Verilog HDL語言編寫的曼徹斯特碼， 文件列表： help md.v md_tf.v me.v me_tf.v med.v
標(biāo)簽： Verilog HDL 語言 編寫
上傳時(shí)間： 2016-12-08
上傳用戶：yoleeson
Verilog HDL程序設(shè)計(jì)教程,以可綜合的設(shè)計(jì)為重點(diǎn)，同時(shí)對(duì)仿真和模擬也作了深入闡述。全面介紹了verilog HdL 詞法，語法。
標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程
上傳時(shí)間： 2014-01-19
上傳用戶：zhangyi99104144
從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)和方法，結(jié)合DSP算法介紹verilog HdL 設(shè)計(jì)。
標(biāo)簽： Verilog HDL 算法設(shè)計(jì) 數(shù)字邏輯
上傳時(shí)間： 2016-12-16
上傳用戶：xiaohuanhuan
Verilog HDL 入門教程，可供參考。
標(biāo)簽： Verilog HDL 入門教程
上傳時(shí)間： 2014-07-09
上傳用戶：koulian
選擇VHDL還是verilog HDL，說明文檔
標(biāo)簽： verilog VHDL HDL
上傳時(shí)間： 2013-12-22
上傳用戶：wxhwjf
《Verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例》-冼進(jìn)-源代碼
標(biāo)簽： Verilog HDL 數(shù)字控制
上傳時(shí)間： 2014-12-01
上傳用戶：xcy122677
VGA的verilog hdl 程序，完成顯示長(zhǎng)條狀顯示不同顏色
標(biāo)簽： verilog VGA hdl 程序
上傳時(shí)間： 2017-01-02
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