北航Verilog教程. Verilog HDL基本結構 數據類型及常量、變量 運算符及表達式 語句 賦值語句和塊語句 條件語句 ...
標簽： Verilog HDL 教程 基本結構
上傳時間： 2017-07-02
上傳用戶：曹云鵬
用verilog HDL編寫的基于fpga的動態數碼管顯示程序。
標簽： verilog fpga HDL 編寫
上傳時間： 2017-07-09
上傳用戶：13681659100
用Verilog HDL編寫的秒表設計，可以實現百分之一秒，十分之一秒，秒，十秒等功能。
標簽： Verilog HDL 編寫 秒表設計
上傳用戶：離殤
用verilog HDL 寫的時鐘程序，在DE2上實現了。
標簽： verilog HDL 時鐘程序
上傳時間： 2017-07-11
上傳用戶：tyler
包中包括, DW8051完整的Verilog HDL代碼 兩本手冊: DesignWare Library DW8051 MacroCell, Datasheet DesignWare DW8051 MacroCell Databook 三篇51論文: 基于IP 核的PSTN 短消息終端SoC 軟硬件協同設計 Embedded TCP/ IP Chip Based on DW8051 Core 以8051為核的SOC中的萬年歷的設計
標簽： DesignWare 8051 Datasheet MacroCell
上傳時間： 2013-12-21
上傳用戶：yyq123456789
海爾布倫 訪問狀態機 設計 用FSM方式 verilog HDL 語言描述
標簽： verilog FSM HDL 海爾
上傳時間： 2017-07-13
上傳用戶：小碼農lz
RTL 異步數據傳送模塊 用verilog HDL 語言描述 輸入為八比特數據，執行操作后異步每比特輸出。
標簽： verilog RTL HDL 數據傳送
上傳時間： 2013-12-23
上傳用戶：lht618
移位運算器SHIFTER 使用Verilog HDL 語言編寫，其輸入輸出端分別與鍵盤/顯示器LED 連接。移位運算器是時序電路，在J鐘信號到來時狀態產生變化， CLK 為其時鐘脈沖。由S0、S1 、M 控制移位運算的功能狀態，具有數據裝入、數據保持、循環右移、帶進位循環右移，循環左移、帶進位循環左移等功能。 CLK 是時鐘脈沖輸入，通過鍵5 產生高低電平M 控制工作模式， M=l 時帶進位循環移位，由鍵8 控制CO 為允許帶進位移位輸入，由鍵7 控制:S 控制移位模式0-3 ，由鍵6 控制，顯示在數碼管LED8 上 D[7..0]是移位數據輸入，由鍵2 和1 控制，顯示在數碼管2 和1 上 QB[7..0]是移位數據輸出，顯示在數碼管6 和5 上:cn 是移位數據輸出進位，顯示在數碼管7 上。
標簽： SHIFTER Verilog HDL 移位
上傳時間： 2014-01-16
上傳用戶：wys0120
用verilog HDL語言編寫的家用空調溫度控制器，可實現手動，自動控制兩種模式，并可實現報警功能。
標簽： verilog HDL 語言 編寫
上傳時間： 2013-12-24
上傳用戶：894898248
簡弘倫：Verilog HDL IC設計核心技術實例詳解 源代碼,更新版本
標簽： Verilog HDL IC設計 核心技術
上傳時間： 2017-07-18
上傳用戶：pinksun9
蟲蟲下載站版權所有 京ICP備2021023401號-1
<center id="qyaki"></center>
<button id="qyaki"></button>
