基于quartus II軟件 用verilog 語(yǔ)言描述的38譯碼器
資源簡(jiǎn)介：基于quartus II軟件 用verilog 語(yǔ)言描述的38譯碼器
上傳時(shí)間： 2013-12-01
上傳用戶(hù)：wweqas
資源簡(jiǎn)介：基于quartus II軟件 用verilog語(yǔ)言描述的74ls191
上傳時(shí)間： 2017-04-29
上傳用戶(hù)：epson850
資源簡(jiǎn)介：基于quartus II軟件 用verilog 語(yǔ)言描述的一個(gè)秒表
上傳時(shí)間： 2014-01-08
上傳用戶(hù)：wpwpwlxwlx
資源簡(jiǎn)介：基于quartus II軟件 用verilog 語(yǔ)言描述的精簡(jiǎn)指令CPU
上傳時(shí)間： 2017-04-29
上傳用戶(hù)：gyq
資源簡(jiǎn)介：本文為用vhdl語(yǔ)言編寫(xiě)的38譯碼器，為doc格式，請(qǐng)先復(fù)制到相應(yīng)軟件例如maxplus中再使用。
上傳時(shí)間： 2013-12-21
上傳用戶(hù)：思琦琦
資源簡(jiǎn)介：使用verilog硬件描述語(yǔ)言編程的38譯碼器，包含測(cè)試描述
上傳時(shí)間： 2014-01-23
上傳用戶(hù)：cc1015285075
資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)
上傳時(shí)間： 2015-06-13
上傳用戶(hù)：wanqunsheng
資源簡(jiǎn)介：用VHDL語(yǔ)言描述的工程實(shí)例頻率計(jì)（在quartus 7.2中使用）
上傳時(shí)間： 2013-12-14
上傳用戶(hù)：qw12
資源簡(jiǎn)介：這個(gè)是用verilog語(yǔ)言編寫(xiě)的基于FPGA的交通燈控制器，分別控制四個(gè)方向上的交通燈的通斷
上傳時(shí)間： 2017-06-12
上傳用戶(hù)：hfmm633
資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序.利用碼盤(pán)脈沖進(jìn)行調(diào)速,進(jìn)行過(guò)簡(jiǎn)單試驗(yàn),可用.沒(méi)有經(jīng)過(guò)長(zhǎng)期驗(yàn)證.做簡(jiǎn)單修改即可應(yīng)用!
上傳時(shí)間： 2013-08-16
上傳用戶(hù)：梧桐
資源簡(jiǎn)介：用verilog語(yǔ)言實(shí)現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價(jià)值
上傳時(shí)間： 2015-05-10
上傳用戶(hù)：wanghui2438
資源簡(jiǎn)介：完整的用verilog語(yǔ)言開(kāi)發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件
上傳時(shí)間： 2015-07-09
上傳用戶(hù)：維子哥哥
資源簡(jiǎn)介：關(guān)于用java語(yǔ)言描述的數(shù)據(jù)結(jié)構(gòu)，是英文原版的，值得好好學(xué)習(xí)研究。
上傳時(shí)間： 2015-08-18
上傳用戶(hù)：skfreeman
資源簡(jiǎn)介：流片過(guò)的risc_8051源代碼 verilog語(yǔ)言描述的~
上傳時(shí)間： 2013-11-30
上傳用戶(hù)：英雄
資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的看門(mén)狗模塊modulewdt
上傳時(shí)間： 2013-12-23
上傳用戶(hù)：jjj0202
資源簡(jiǎn)介：用verilog語(yǔ)言實(shí)現(xiàn)的數(shù)據(jù)加密標(biāo)準(zhǔn)代碼,在quartus5.1上仿真過(guò)
上傳時(shí)間： 2014-09-08
上傳用戶(hù)：mpquest
資源簡(jiǎn)介：用verilog語(yǔ)言編的正弦波發(fā)生器，可以用quartusII來(lái)打開(kāi)這個(gè)源碼，也可以轉(zhuǎn)換成VHDL語(yǔ)言
上傳時(shí)間： 2014-11-27
上傳用戶(hù)：葉山豪
資源簡(jiǎn)介：采用verilog語(yǔ)言描述的FIFO和雙端口RAM源代碼。
上傳時(shí)間： 2014-01-19
上傳用戶(hù)：wxhwjf
資源簡(jiǎn)介：基本數(shù)學(xué)運(yùn)算庫(kù) 包括各種用VHDL語(yǔ)言描述的基本數(shù)學(xué)運(yùn)算單元，瑞典聯(lián)邦技術(shù)研究院（ETH）提供
上傳時(shí)間： 2013-12-24
上傳用戶(hù)：1583060504
資源簡(jiǎn)介：一個(gè)用verilog語(yǔ)言編寫(xiě)的用來(lái)模擬交通信號(hào)燈的程序，包含測(cè)試文件
上傳時(shí)間： 2013-12-10
上傳用戶(hù)：pinksun9
資源簡(jiǎn)介：基于fpga和sopc的用VHDL語(yǔ)言編寫(xiě)的EDA比較器和D/A器件實(shí)現(xiàn)
上傳時(shí)間： 2013-12-15
上傳用戶(hù)：xz85592677
資源簡(jiǎn)介：一個(gè)用verilog語(yǔ)言實(shí)現(xiàn)的包含：鍵盤(pán)掃描，led驅(qū)動(dòng)、vga視頻輸出的例子。功能為用鍵盤(pán)控制一個(gè)方塊的顯示位置。需要有fpga板子支持。
上傳時(shí)間： 2014-01-10
上傳用戶(hù)：pompey
資源簡(jiǎn)介：用C++語(yǔ)言描述的數(shù)據(jù)結(jié)構(gòu)方法，能夠反應(yīng)銀行存取款客戶(hù)相關(guān)信息。
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：我們的船長(zhǎng)
資源簡(jiǎn)介：用c語(yǔ)言描述的數(shù)據(jù)結(jié)構(gòu)編寫(xiě)的銀行業(yè)務(wù)模擬程序，能夠計(jì)算客戶(hù)停留平均時(shí)間
上傳時(shí)間： 2013-11-26
上傳用戶(hù)：希醬大魔王
資源簡(jiǎn)介：用c語(yǔ)言描述的數(shù)據(jù)結(jié)構(gòu)算法，還包括一些界面設(shè)計(jì)代碼。
上傳時(shí)間： 2014-01-27
上傳用戶(hù)：nairui21
資源簡(jiǎn)介：verilog語(yǔ)言描述的USB 2.0接口和新功能固件。
上傳時(shí)間： 2013-12-29
上傳用戶(hù)：xymbian
資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的神經(jīng)元權(quán)值連接的源代碼,供大家享用,但是注釋很少.
上傳時(shí)間： 2014-01-15
上傳用戶(hù)：731140412
資源簡(jiǎn)介：verilog語(yǔ)言描述的Intel8255 IP Core，本人已經(jīng)在某項(xiàng)目中經(jīng)過(guò)了物理驗(yàn)證的，可直接用于FPGA綜合或ASIC綜合。
上傳時(shí)間： 2013-12-18
上傳用戶(hù)：gonuiln
資源簡(jiǎn)介：這是一個(gè)用verilog語(yǔ)言設(shè)計(jì)的數(shù)字頻率及的源代碼，上傳一下，供大家研究
上傳時(shí)間： 2013-12-23
上傳用戶(hù)：tianjinfan
資源簡(jiǎn)介：是用C#語(yǔ)言描述的設(shè)計(jì)模式，內(nèi)容相當(dāng)經(jīng)典。
上傳時(shí)間： 2013-11-26
上傳用戶(hù)：yimoney
