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  資源簡介：CPLD的程序,分頻,微分等,應(yīng)用于DPLL

  標(biāo)簽： CPLD DPLL 程序 分頻

  上傳時間： 2013-12-11

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  資源簡介：CPLD 的程序,分頻器

  標(biāo)簽： CPLD 程序 分頻器

  上傳時間： 2014-01-12

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  標(biāo)簽： verilog CPLD 分頻 程序

  上傳時間： 2015-06-23

  上傳用戶：nanxia

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  上傳時間： 2015-03-20

  上傳用戶：cjf0304

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  資源簡介：自己編寫的任意分頻VHDL程序，程序簡單，以供大家分享！

  標(biāo)簽： VHDL 編寫 分頻 程序

  上傳時間： 2015-10-05

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  資源簡介：用最少的CPLD資源,用Verilog在QuartusII7.1上實(shí)現(xiàn)的1280分頻.

  標(biāo)簽： QuartusII Verilog CPLD 1280

  上傳時間： 2016-03-18

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  標(biāo)簽： 程序 三分頻

  上傳時間： 2016-05-05

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  上傳時間： 2016-11-01

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  標(biāo)簽： VHDL 語言 分頻器 改變

  上傳時間： 2013-12-23

  上傳用戶：稀世之寶039

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  資源簡介：很精典的一個分頻程序，里面不但可以調(diào)節(jié)頻率的大小，還可以調(diào)節(jié)脈寬，脈頻，歡迎大家下載。

  標(biāo)簽： 分頻 程序

  上傳時間： 2014-01-26

  上傳用戶：13188549192

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  資源簡介：該程序是用VHDL語言實(shí)現(xiàn)的時鐘分頻程序，可以把高頻時鐘信號分成低頻時鐘信號，便于實(shí)際應(yīng)用。

  標(biāo)簽： VHDL 程序 時鐘分頻 語言

  上傳時間： 2017-08-19

  上傳用戶：wcl168881111111

• 這是我自己編寫的三分頻免費(fèi)下載

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  標(biāo)簽： 編寫 三分頻

  上傳時間： 2015-08-06

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• 實(shí)現(xiàn)對時鐘信號的技術(shù)分頻免費(fèi)下載

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  標(biāo)簽： 時鐘信號 分頻

  上傳時間： 2013-12-26

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  上傳時間： 2013-08-30

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  上傳時間： 2013-09-01

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  上傳時間： 2013-10-12

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  上傳時間： 2013-10-28

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  上傳時間： 2013-10-11

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  上傳時間： 2015-01-02

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  上傳時間： 2013-11-05

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  標(biāo)簽： 分頻 模塊

  上傳時間： 2013-12-10

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  標(biāo)簽： vhdl 分頻 模塊

  上傳時間： 2013-12-19

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  上傳時間： 2015-05-14

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  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2015-07-18

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  上傳時間： 2015-07-20

  上傳用戶：541657925

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  標(biāo)簽： VHDL 語言 分頻器

  上傳時間： 2013-12-31

  上傳用戶：集美慧

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  標(biāo)簽： Verilog FPGA 分頻器

  上傳時間： 2015-08-20

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  上傳時間： 2013-12-24

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  資源簡介：VHD設(shè)計實(shí)例8位加法器的設(shè)計分頻電路數(shù)字秒表的設(shè)計

  標(biāo)簽： VHD 8位 設(shè)計實(shí)例 加法器

  上傳時間： 2014-08-10

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  資源簡介：本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計方法。其中之一可以實(shí)現(xiàn)50％的奇數(shù)分頻。利用VHDL語言編程，并用QUARTERS||4.0進(jìn)行仿真，用 FPGA 芯片實(shí)現(xiàn)。 關(guān)鍵詞：半整數(shù)，可控分頻器，VHDL, FPGA

  標(biāo)簽： VHDL 分頻 整數(shù) 系數(shù)

  上傳時間： 2015-11-27

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