用VHDL語言仿真鬧鐘設(shè)計(jì) 用VHDL語言仿真鬧鐘設(shè)計(jì)
資源簡(jiǎn)介：用VHDL語言仿真鬧鐘設(shè)計(jì) 用VHDL語言仿真鬧鐘設(shè)計(jì)
上傳時(shí)間： 2013-12-11
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資源簡(jiǎn)介：用VHDL語言仿真音樂設(shè)計(jì) 用VHDL語言仿真音樂設(shè)計(jì)
上傳時(shí)間： 2016-11-11
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資源簡(jiǎn)介：VHDL語言應(yīng)用實(shí)例,計(jì)數(shù)器的設(shè)計(jì),用GENERATE語句實(shí)現(xiàn)
上傳時(shí)間： 2015-04-05
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資源簡(jiǎn)介：智能全數(shù)字鎖相環(huán)的設(shè)計(jì)用VHDL語言在CPLD上實(shí)現(xiàn)串行通信
上傳時(shí)間： 2014-01-08
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資源簡(jiǎn)介：用VHDL語言仿真交通燈 用VHDL語言仿真交通燈
上傳時(shí)間： 2013-12-23
上傳用戶：zhangyi99104144
資源簡(jiǎn)介：電梯的設(shè)計(jì)·用來控制6層的電梯設(shè)計(jì)原來·VHDL語言
上傳時(shí)間： 2016-11-20
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資源簡(jiǎn)介：基于51和FPGA的邏輯分析儀設(shè)計(jì) 用C語言編寫程序和用VHDL編寫硬件程序設(shè)計(jì)
上傳時(shí)間： 2013-11-26
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資源簡(jiǎn)介：基于FPGA的分頻器設(shè)計(jì),已經(jīng)通過了仿真(VHDL語言編寫)
上傳時(shí)間： 2013-12-14
上傳用戶：haoxiyizhong
資源簡(jiǎn)介：由VHDL 語言實(shí)現(xiàn)的AD0809用的是KEIL環(huán)境已經(jīng)得到驗(yàn)證
上傳時(shí)間： 2015-12-05
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資源簡(jiǎn)介：PSK調(diào)制解調(diào)器的設(shè)計(jì) 我的課程設(shè)計(jì) 基于VHDL語言的設(shè)計(jì)與仿真
上傳時(shí)間： 2016-02-17
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資源簡(jiǎn)介：用maxplus仿真 編譯通過的．?dāng)?shù)字鬧鐘設(shè)計(jì)，自己定時(shí)，到點(diǎn)報(bào)警．
上傳時(shí)間： 2013-12-14
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資源簡(jiǎn)介：VHDL編寫的異步通信串行口設(shè)計(jì)用Quartus工具編譯
上傳時(shí)間： 2014-01-24
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資源簡(jiǎn)介：一個(gè)用VHDL寫的8051的內(nèi)核,希望對(duì)學(xué)習(xí)IC設(shè)計(jì)的同仁有所幫助.
上傳時(shí)間： 2013-12-13
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資源簡(jiǎn)介：這是一段用VHDL語言編寫的程序 用FPGA實(shí)現(xiàn)模糊控制器
上傳時(shí)間： 2016-08-28
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資源簡(jiǎn)介：用FPGA實(shí)現(xiàn)模糊控制器 部分用VHDL語言編寫的源程序
上傳時(shí)間： 2013-12-17
上傳用戶：haoxiyizhong
資源簡(jiǎn)介：DDS產(chǎn)生正弦波（VHDL語言）用DDS產(chǎn)生3MHZ的正弦波,VHDL控制語言
上傳時(shí)間： 2013-12-30
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資源簡(jiǎn)介：本程序代碼為DDS的程序代碼。采用VHDL語言設(shè)計(jì)?？梢灾苯臃抡鎸?shí)現(xiàn)，
上傳時(shí)間： 2014-01-17
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資源簡(jiǎn)介：用 硬件描述語言實(shí)現(xiàn)脈寬調(diào)制 VHDL 例子
上傳時(shí)間： 2014-08-27
上傳用戶：leehom61
資源簡(jiǎn)介：一個(gè)航天航空用的Sparc處理器（配美國(guó)歐洲宇航局用的R_tems嵌入式操作系統(tǒng)）的VHDL源代碼，但不能保證版圖設(shè)計(jì)ASIC成功
上傳時(shí)間： 2015-05-05
上傳用戶：songnanhua
資源簡(jiǎn)介：在 MAX+PLUS II開發(fā)環(huán)境下采用 VHDL語言 設(shè)計(jì)并實(shí)現(xiàn)了電表抄表器 討論了系統(tǒng)的四個(gè) 組成模塊的設(shè)計(jì)和 VHDL 的實(shí)現(xiàn) 每個(gè)模塊采用 RTL 級(jí)描述 整體的生成采用圖形輸入法 通過波形仿真 下載芯片測(cè)試 完成了抄表器的功能
上傳時(shí)間： 2013-12-26
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資源簡(jiǎn)介：我做畢業(yè)設(shè)計(jì)用的單片機(jī)仿真教程，希望對(duì)各位有用
上傳時(shí)間： 2013-08-26
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資源簡(jiǎn)介：I2C控制核設(shè)計(jì),由VHDL語言編寫,使普通I/O端口實(shí)現(xiàn)I2C性能
上傳時(shí)間： 2013-12-13
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資源簡(jiǎn)介：用編寫的集機(jī)器人設(shè)計(jì)、分析、仿真與一體的軟件，非常有工程使用價(jià)值，完全可用！
上傳時(shí)間： 2013-11-27
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資源簡(jiǎn)介：冒險(xiǎn)游戲的編寫和下拉式菜單的設(shè)計(jì) 用C語言編寫的小游戲以及下拉菜單
上傳時(shí)間： 2015-04-02
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資源簡(jiǎn)介：USB控制器VHDL程（usb_xilinx_VHDL）,用XILINX公司的FPGA實(shí)現(xiàn)
上傳時(shí)間： 2013-12-19
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資源簡(jiǎn)介：一個(gè)比較老的C語言編譯器,WAVE的老板本仿真器只能用他
上傳時(shí)間： 2013-12-18
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資源簡(jiǎn)介：溫控系統(tǒng)程序設(shè)計(jì),采用C語言設(shè)計(jì),需用ADOBE READER 閱讀
上傳時(shí)間： 2015-05-30
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資源簡(jiǎn)介：VHDL語言編寫的中斷模塊,是個(gè)一般性的設(shè)計(jì),可以很容易修改到你自己的設(shè)計(jì)中去.
上傳時(shí)間： 2015-06-03
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資源簡(jiǎn)介：數(shù)字均衡器是通訊信道抗碼間干擾的重要環(huán)節(jié),這是一個(gè)用VHDL寫的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個(gè)模塊FILTER,ERR_DECISION,ADJUST 希望對(duì)大家有用.
上傳時(shí)間： 2015-06-09
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資源簡(jiǎn)介：基于c語言的程序設(shè)計(jì),程序簡(jiǎn)單易用,能夠縮短時(shí)間,特別適用于c語言開發(fā)
上傳時(shí)間： 2015-06-13
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