實(shí)現(xiàn)PWM波型....使用VHDL語(yǔ)言
資源簡(jiǎn)介：實(shí)現(xiàn)PWM波型....使用VHDL語(yǔ)言
上傳時(shí)間： 2014-01-04
上傳用戶：zhangyi99104144
資源簡(jiǎn)介：本文詳細(xì)分析了COOLRUNNER系列CPLD的結(jié)構(gòu),特點(diǎn)及功能,使用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字邏輯,實(shí)現(xiàn)了水下沖擊波記錄儀電路的數(shù)字電路部分.
上傳時(shí)間： 2013-12-18
上傳用戶：shawvi
資源簡(jiǎn)介：使用VHDL語(yǔ)言描述的單精度浮點(diǎn)處理器。源代碼來(lái)自國(guó)外網(wǎng)站。可實(shí)現(xiàn)單精度浮點(diǎn)數(shù)的加減乘運(yùn)算。
上傳時(shí)間： 2016-05-04
上傳用戶：xg262122
資源簡(jiǎn)介：使用VHDL語(yǔ)言在用fpga實(shí)現(xiàn)vart。
上傳時(shí)間： 2013-12-14
上傳用戶：zjf3110
資源簡(jiǎn)介：使用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字電路全加器功能，算法比較簡(jiǎn)單，供初學(xué)者參考。
上傳時(shí)間： 2013-12-10
上傳用戶：lhw888
資源簡(jiǎn)介：實(shí)現(xiàn)HDB3編碼,使用VHDL語(yǔ)言，-1用01表示，1用10表示，0用00表示。
上傳時(shí)間： 2013-12-14
上傳用戶：jjj0202
資源簡(jiǎn)介：使用VHDL語(yǔ)言實(shí)現(xiàn)計(jì)數(shù)器功能 ……使用VHDL語(yǔ)言實(shí)現(xiàn)計(jì)數(shù)器功能
上傳時(shí)間： 2017-07-15
上傳用戶：源碼3
資源簡(jiǎn)介：基于FPGA的直流電機(jī)的PWM控制和步進(jìn)電機(jī)的細(xì)分驅(qū)動(dòng)控制。使用VHDL語(yǔ)言編寫(xiě)，壓縮包里是Quartus下的工程。
上傳時(shí)間： 2017-09-26
上傳用戶：weixiao99
資源簡(jiǎn)介：使用VHDL語(yǔ)言編寫(xiě)的FPGA應(yīng)用程序，實(shí)現(xiàn)的內(nèi)容是100進(jìn)制計(jì)數(shù)器
上傳時(shí)間： 2015-05-02
上傳用戶：許小華
資源簡(jiǎn)介：使用VHDL語(yǔ)言，對(duì)Altera公司的DE2開(kāi)發(fā)板進(jìn)行開(kāi)發(fā)，本例實(shí)現(xiàn)了對(duì)板上7段數(shù)碼管的顯示，在niosiiIDE上基于硬件實(shí)現(xiàn)小燈的循環(huán)亮滅
上傳時(shí)間： 2016-10-24
上傳用戶：黃華強(qiáng)
資源簡(jiǎn)介：使用VHDL語(yǔ)言描述AD0809芯片功能，實(shí)現(xiàn)芯片的硬件描述
上傳時(shí)間： 2016-12-19
上傳用戶：huangld
資源簡(jiǎn)介：使用VHDL語(yǔ)言，實(shí)現(xiàn)通信脈沖編碼調(diào)制（PCM）的u律壓縮。
上傳時(shí)間： 2014-01-08
上傳用戶：jing911003
資源簡(jiǎn)介：使用VHDL語(yǔ)言編寫(xiě)的A/D轉(zhuǎn)換程序，可在FPGA平臺(tái)使用
上傳時(shí)間： 2013-08-06
上傳用戶：杏簾在望
資源簡(jiǎn)介：這是一個(gè)使用VHDL語(yǔ)言設(shè)計(jì)的電梯控制程序，里面還有仿真時(shí)序圖。
上傳時(shí)間： 2013-08-20
上傳用戶：希醬大魔王
資源簡(jiǎn)介：大屏幕led點(diǎn)陣顯示的驅(qū)動(dòng)時(shí)序。 使用VHDL語(yǔ)言描述。其中rom文件可以使用lpm_megcore自動(dòng)生成。
上傳時(shí)間： 2015-04-04
上傳用戶：kernaling
資源簡(jiǎn)介：使用VHDL語(yǔ)言在altera公司的up3板上產(chǎn)生vga信號(hào)，里面有詳細(xì)的解析和說(shuō)明，是一個(gè)很好的教程。
上傳時(shí)間： 2013-12-08
上傳用戶：yuanyuan123
資源簡(jiǎn)介：使用VHDL語(yǔ)言在altera公司的up3板上產(chǎn)生vga信號(hào)，里面有詳細(xì)的解析和說(shuō)明，是一個(gè)很好的教程。和上一個(gè)文件razzle差不多，但是產(chǎn)生的效果不一樣。
上傳時(shí)間： 2014-01-17
上傳用戶：csgcd001
資源簡(jiǎn)介：使用VHDL語(yǔ)言編寫(xiě)的交通燈控制程序，帶有完整的實(shí)驗(yàn)報(bào)告。
上傳時(shí)間： 2015-05-02
上傳用戶：koulian
資源簡(jiǎn)介：使用VHDL語(yǔ)言寫(xiě)的fpga的應(yīng)用程序，使獻(xiàn)策內(nèi)容為等精度頻率計(jì)
上傳時(shí)間： 2014-01-01
上傳用戶：frank1234
資源簡(jiǎn)介：這是使用VHDL語(yǔ)言編寫(xiě)的密碼鎖程序,供大家參考
上傳時(shí)間： 2013-12-22
上傳用戶：lps11188
資源簡(jiǎn)介：通過(guò)CPLD實(shí)現(xiàn)串行通信之VHDL語(yǔ)言，好看易懂
上傳時(shí)間： 2014-01-20
上傳用戶：hewenzhi
資源簡(jiǎn)介：使用VHDL語(yǔ)言編寫(xiě)的簡(jiǎn)單8位流水線CPU 它有六級(jí)流水功能，通過(guò)仿真 可以下載到實(shí)驗(yàn)箱，也有波形仿真
上傳時(shí)間： 2013-12-18
上傳用戶：linlin
資源簡(jiǎn)介：本系統(tǒng)使用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)，采用自上向下的設(shè)計(jì)方法。目標(biāo)器件選用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 進(jìn)行VHDL程序的編譯與綜合，然后用Modelsim Xilinx Edition 6.1進(jìn)行功能仿真和時(shí)序仿真。
上傳時(shí)間： 2016-01-21
上傳用戶：541657925
資源簡(jiǎn)介：使用VHDL語(yǔ)言寫(xiě)的一些奇次和偶次分頻源程序，在使用CPLD/FPGA的過(guò)程中有一定的參考價(jià)值
上傳時(shí)間： 2013-12-18
上傳用戶：stvnash
資源簡(jiǎn)介：這是一個(gè)使用VHDL語(yǔ)言設(shè)計(jì)的電梯控制程序，里面還有仿真時(shí)序圖。
上傳時(shí)間： 2013-12-25
上傳用戶：xymbian
資源簡(jiǎn)介：用FPGA實(shí)現(xiàn)模糊控制器 部分用VHDL語(yǔ)言編寫(xiě)的源程序
上傳時(shí)間： 2013-12-17
上傳用戶：haoxiyizhong
資源簡(jiǎn)介：使用VHDL語(yǔ)言編寫(xiě)的100個(gè)常用程序的例子
上傳時(shí)間： 2014-06-15
上傳用戶：qunquan
資源簡(jiǎn)介：使用VHDL語(yǔ)言進(jìn)行數(shù)字鎖相環(huán)的設(shè)計(jì)，pdf格式，可以打開(kāi)
上傳時(shí)間： 2014-11-01
上傳用戶：努力努力再努力
資源簡(jiǎn)介：使用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)DPLL（數(shù)字鎖相環(huán)）的相關(guān)文件
上傳時(shí)間： 2013-12-25
上傳用戶：Miyuki
資源簡(jiǎn)介：使用VHDL語(yǔ)言進(jìn)行的數(shù)字鎖相環(huán)的設(shè)計(jì)，里面有相關(guān)的文件，可以使用MUX+PLUS打開(kāi)
上傳時(shí)間： 2014-06-29
上傳用戶：lanhuaying
