使用VHDL語言進行設計DPLL（數字鎖相環）的相關文件
資源簡介：使用VHDL語言進行設計DPLL（數字鎖相環）的相關文件
上傳時間： 2013-12-25
上傳用戶：Miyuki
資源簡介：本系統使用VHDL語言進行設計，采用自上向下的設計方法。目標器件選用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 進行VHDL程序的編譯與綜合，然后用Modelsim Xilinx Edition 6.1進行功能仿真和時序仿真。
上傳時間： 2016-01-21
上傳用戶：541657925
資源簡介：全數字鎖相環電路的研制，使用的是VHDL語言
上傳時間： 2017-02-02
上傳用戶：壞天使kk
資源簡介：1、數字鎖相環的單片機代碼。 2、單片機與數字鎖相環MC145152的應用系統的設計與實現。
上傳時間： 2016-11-26
上傳用戶：410805624
資源簡介：基于鎖相環Top-down的建模方法在MATLAB環境下建立數字鎖相環完整的仿真模型，并用SIMULINK對數字鎖相環的仿真模型進行仿真。
上傳時間： 2014-01-15
上傳用戶：大三三
資源簡介：關于數字鎖相環方面的代碼,覺得還可以，或許對大家有用
上傳時間： 2017-03-07
上傳用戶：lz4v4
資源簡介：使用VHDL語言進行數字鎖相環的設計，pdf格式，可以打開
上傳時間： 2014-11-01
上傳用戶：努力努力再努力
資源簡介：使用VHDL語言進行的數字鎖相環的設計，里面有相關的文件，可以使用MUX+PLUS打開
上傳時間： 2014-06-29
上傳用戶：lanhuaying
資源簡介：收集的數字鎖相環設計相關文章多篇.主要采用VHDL語言進行設計.
上傳時間： 2014-12-07
上傳用戶：kytqcool
資源簡介：智能全數字鎖相環的設計用VHDL語言在CPLD上實現串行通信
上傳時間： 2014-01-08
上傳用戶：weiwolkt
資源簡介：用一片CPLD實現數字鎖相環,用VHDL或V語言
上傳時間： 2013-05-27
上傳用戶：hewenzhi
資源簡介：介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法，詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA實現。
上傳時間： 2013-08-11
上傳用戶：yare
資源簡介：比較好的技術文章《基于VHDL的全數字鎖相環的設計》有關鍵部分的源代碼。
上傳時間： 2013-12-24
上傳用戶：362279997
資源簡介：用一片CPLD實現數字鎖相環,用VHDL或V語言.
上傳時間： 2013-12-15
上傳用戶：dsgkjgkjg
資源簡介：用一片CPLD實現數字鎖相環,用VHDL或V語言.
上傳時間： 2013-12-24
上傳用戶：l254587896
資源簡介：用一片CPLD實現數字鎖相環,用VHDL或V語言.
上傳時間： 2014-01-07
上傳用戶：金宜
資源簡介：介紹了如何使用數字鎖相環,如何用VHDL實現數字鎖相環
上傳時間： 2013-12-29
上傳用戶：huql11633
資源簡介：數字鎖相環的源代碼。用硬件編程語言VHDL編寫。
上傳時間： 2014-01-02
上傳用戶：jackgao
資源簡介：基于VHDL的全數字鎖相環的設計 有關鍵部分的源代碼 hehe !
上傳時間： 2015-12-18
上傳用戶：hgy9473
資源簡介：國外一篇很好的數字鎖相環（PLL）設計文檔（解壓后PLL.pdf），不可不看呦！
上傳時間： 2016-08-10
上傳用戶：dengzb84
資源簡介：該程序實現的功能是數字鎖相環的設計。源代碼可以直接進行仿真試驗◎
上傳時間： 2016-08-12
上傳用戶：璇珠官人
資源簡介：介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法，詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA實現。
上傳時間： 2017-05-11
上傳用戶：Divine
資源簡介：PLL是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), 數字鎖相技術在通信領域應用非常廣泛，本例用VHDL描述了一個鎖相環作為參考，源碼已經調試過。編譯器synplicty.Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致,...
上傳時間： 2013-12-31
上傳用戶：hphh
資源簡介：數字鎖相環DPLL源程序，用cpld編寫，展開后文件比較多，大家請耐心使用。謝謝，多多支持
上傳時間： 2013-12-20
上傳用戶：zl5712176
資源簡介：針對高頻感應加熱電源中用傳統的模擬鎖相環跟蹤頻率所存在的問題,提出一種非常適合于高頻感應加熱的 新型的數字鎖相環。使用FPGA 內底層嵌入功能單元中的數字鎖相環74HCT297 ,并添加少量的數字電路來實現。最后利 用仿真波形驗證該設計的合理性和有效性。整...
上傳時間： 2014-01-11
上傳用戶：AbuGe
資源簡介：基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
上傳時間： 2013-08-13
上傳用戶：fqscfqj
資源簡介：基于FPGA設計數字鎖相環，提出了一種由微分超前/滯后型檢相器構成數字鎖相環的Verilog-HDL建模方案
上傳時間： 2013-08-19
上傳用戶：Huge_Brother
資源簡介：PLL是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定在數據的上升和下降沿上；頂層文件是PLL.GDF
上傳時間： 2014-06-09
上傳用戶：daguda
資源簡介：用VHDL寫的數字鎖相環程序 pll.vhd為源文件 pllTB.vhd為testbench
上傳時間： 2014-01-20
上傳用戶：zwei41
資源簡介：數字鎖相環DPLL實例程序，幫助理解PLL的結構和詳細原理
上傳時間： 2014-08-14
上傳用戶：saharawalker
