verilog語(yǔ)言寫(xiě)的8位CPU源代碼，基本的算術(shù)運(yùn)算和邏輯運(yùn)算，對(duì)于學(xué)習(xí)計(jì)算機(jī)原理和verilog語(yǔ)言都有良好的效果
資源簡(jiǎn)介：verilog語(yǔ)言寫(xiě)的8位CPU源代碼，基本的算術(shù)運(yùn)算和邏輯運(yùn)算，對(duì)于學(xué)習(xí)計(jì)算機(jī)原理和verilog語(yǔ)言都有良好的效果
上傳時(shí)間： 2014-01-14
上傳用戶：四只眼
資源簡(jiǎn)介：一個(gè)自己寫(xiě)的8位CPU程序，以verilog語(yǔ)言實(shí)現(xiàn)，僅可做8×8的乘法和8/8的除法，功能不強(qiáng)大，但對(duì)于初學(xué)verilog的人應(yīng)該有些幫助
上傳時(shí)間： 2013-12-23
上傳用戶：manlian
資源簡(jiǎn)介：學(xué)verilog時(shí)寫(xiě)的8位十進(jìn)制頻率計(jì)，開(kāi)發(fā)環(huán)境為quartus II6.0.
上傳時(shí)間： 2014-01-20
上傳用戶：氣溫達(dá)上千萬(wàn)的
資源簡(jiǎn)介：verilog語(yǔ)言寫(xiě)的簡(jiǎn)單八位處理器。有8個(gè)模塊，可進(jìn)行加法運(yùn)算。
上傳時(shí)間： 2014-12-01
上傳用戶：wab1981
資源簡(jiǎn)介：此模塊用于"PS/2接口的鼠標(biāo)或鍵盤(pán)"與"具有外部讀寫(xiě)的8位并口單片機(jī)"雙向通信模塊. verilog HDL語(yǔ)言編寫(xiě),在Quartus II 8.1 (32-Bit)軟件中編譯,并下載至EPM7128SLC84-10芯片中通過(guò). 文件中有詳細(xì)的注解. 此模塊具有對(duì)于PS/2時(shí)鐘和數(shù)據(jù)線的濾波功能,這...
上傳時(shí)間： 2017-02-20
上傳用戶：集美慧
資源簡(jiǎn)介：這是一個(gè)c語(yǔ)言描述的8位led顯示的源代碼，實(shí)現(xiàn)數(shù)字的顯示
上傳時(shí)間： 2015-04-10
上傳用戶：as275944189
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)簡(jiǎn)單的8位CPU doc文件上有源代碼
上傳時(shí)間： 2015-07-19
上傳用戶：chenbhdt
資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
資源簡(jiǎn)介：用C語(yǔ)言實(shí)現(xiàn)的8位數(shù)碼管電子鐘源代碼，很經(jīng)典，很使用
上傳時(shí)間： 2014-01-09
上傳用戶：yd19890720
資源簡(jiǎn)介：verilog寫(xiě)的 8 位超前進(jìn)位加法器
上傳時(shí)間： 2017-07-01
上傳用戶：hustfanenze
資源簡(jiǎn)介：用verilog寫(xiě)的8位十進(jìn)制頻率計(jì) 注釋非常清晰 有助菜鳥(niǎo)學(xué)習(xí)
上傳時(shí)間： 2013-12-09
上傳用戶：1966640071
資源簡(jiǎn)介：用vhdl硬件語(yǔ)言設(shè)計(jì)的16位CPU，上傳的壓縮包既包含源代碼又包含詳細(xì)的文檔說(shuō)明。
上傳時(shí)間： 2015-10-27
上傳用戶：refent
資源簡(jiǎn)介：一個(gè)簡(jiǎn)單的8位CPU的功能實(shí)現(xiàn),從外部導(dǎo)入機(jī)器碼,模擬CPU的運(yùn)行
上傳時(shí)間： 2013-12-25
上傳用戶：stampede
資源簡(jiǎn)介：這是用VHDL語(yǔ)言寫(xiě)的32位分頻器的程序，可直接運(yùn)行，看結(jié)果，歡迎使用。多指正，交流。
上傳時(shí)間： 2015-05-11
上傳用戶：chenlong
資源簡(jiǎn)介：verilog語(yǔ)言寫(xiě)的SPI接口,全同步設(shè)計(jì),低門(mén)數(shù),可以很容易應(yīng)用到嵌入設(shè)計(jì)方案中.
上傳時(shí)間： 2014-11-21
上傳用戶：1101055045
資源簡(jiǎn)介：簡(jiǎn)單的8位CPU，內(nèi)含PDF文件.可自己查看詳細(xì)說(shuō)明
上傳時(shí)間： 2015-08-07
上傳用戶：weiwolkt
資源簡(jiǎn)介：verilog語(yǔ)言寫(xiě)的sdram控制器—命令響應(yīng)模塊代碼，經(jīng)過(guò)測(cè)試，邏輯正確，可編譯，可綜合
上傳時(shí)間： 2015-10-10
上傳用戶：onewq
資源簡(jiǎn)介：本人制作的8位CPU,有簡(jiǎn)單的加減,輸入,輸出操作,希望大家好用
上傳時(shí)間： 2013-12-24
上傳用戶：liuchee
資源簡(jiǎn)介：c語(yǔ)言寫(xiě)的圖形界面程序源代碼.VERSION0.0
上傳時(shí)間： 2016-01-27
上傳用戶：zwei41
資源簡(jiǎn)介：verilog語(yǔ)言寫(xiě)的楊聲器!
上傳時(shí)間： 2013-12-05
上傳用戶：zaizaibang
資源簡(jiǎn)介：這是基于verilog語(yǔ)言寫(xiě)的，是基于fpga的數(shù)字鎖相環(huán)的設(shè)計(jì)，用modelsim打開(kāi)
上傳時(shí)間： 2014-01-24
上傳用戶：yangbo69
資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的4位算術(shù)邏輯單元ALU,功能參考74181，包含.v文件以及測(cè)試用.vwf文件
上傳時(shí)間： 2016-09-28
上傳用戶：1583060504
資源簡(jiǎn)介：易語(yǔ)言寫(xiě)的遠(yuǎn)控程序源代碼..主要是應(yīng)用服務(wù)器/客戶/數(shù)據(jù)報(bào)等組件.可以學(xué)習(xí)下.
上傳時(shí)間： 2016-10-22
上傳用戶：遠(yuǎn)遠(yuǎn)ssad
資源簡(jiǎn)介：c語(yǔ)言編程的8位密碼鎖，用Protues進(jìn)行仿真，效果不錯(cuò)
上傳時(shí)間： 2013-12-03
上傳用戶：thuyenvinh
資源簡(jiǎn)介：用verilog語(yǔ)言寫(xiě)的FPGA FIFO，僅供參考。
上傳時(shí)間： 2014-01-20
上傳用戶：klin3139
資源簡(jiǎn)介：適用于FPGA初學(xué)者,一個(gè)流水燈的程序,用verilog語(yǔ)言寫(xiě)的.
上傳時(shí)間： 2016-11-10
上傳用戶：miaochun888
資源簡(jiǎn)介：用verilog語(yǔ)言寫(xiě)的拔河游戲機(jī)，配套硬件試驗(yàn)箱
上傳時(shí)間： 2013-12-07
上傳用戶：love1314
資源簡(jiǎn)介：用verilog語(yǔ)言寫(xiě)的RS485通信程序,經(jīng)調(diào)試可以直接使用
上傳時(shí)間： 2017-01-31
上傳用戶：阿四AIR
資源簡(jiǎn)介：基于quartus II軟件 用verilog 語(yǔ)言描述的精簡(jiǎn)指令CPU
上傳時(shí)間： 2017-04-29
上傳用戶：gyq
資源簡(jiǎn)介：verilog語(yǔ)言寫(xiě)的一個(gè)四層電梯程序，有優(yōu)先級(jí)的判斷。
上傳時(shí)間： 2013-12-09
上傳用戶：450976175
