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• 數(shù)字頻率計(jì) FPGA 用verilog語(yǔ)言編寫(xiě)免費(fèi)下載

  資源簡(jiǎn)介：數(shù)字頻率計(jì) FPGA 用verilog語(yǔ)言編寫(xiě)

  標(biāo)簽： verilog FPGA 數(shù)字頻率計(jì) 語(yǔ)言

  上傳時(shí)間： 2013-12-27

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• 簡(jiǎn)易數(shù)字頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：簡(jiǎn)易數(shù)字頻率計(jì)，用verilog HDL編寫(xiě)的，基于Quartus II實(shí)現(xiàn)，結(jié)構(gòu)清晰，功能較為全面，能滿足簡(jiǎn)單的頻率測(cè)量要求

  標(biāo)簽： 數(shù)字頻率計(jì)

  上傳時(shí)間： 2013-12-08

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• 用verilog語(yǔ)言編寫(xiě)的全數(shù)字鎖相環(huán)的源代碼,基于FPGA平臺(tái)免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的全數(shù)字鎖相環(huán)的源代碼,基于FPGA平臺(tái)

  標(biāo)簽： verilog FPGA 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2015-06-13

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• 用verilog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序.利用碼盤(pán)脈沖進(jìn)行調(diào)速,進(jìn)行過(guò)簡(jiǎn)單試驗(yàn),可用.沒(méi)有經(jīng)過(guò)長(zhǎng)期驗(yàn)證.做簡(jiǎn)單修改即可應(yīng)用!

  標(biāo)簽： verilog FPGA PWM 語(yǔ)言

  上傳時(shí)間： 2013-08-16

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• 這是用verilog語(yǔ)言編寫(xiě)AV型LCD屏的驅(qū)動(dòng)程序CPLD上運(yùn)行并調(diào)試成功的。可用作數(shù)字到模擬LCD轉(zhuǎn)換免費(fèi)下載

  資源簡(jiǎn)介：這是用verilog語(yǔ)言編寫(xiě)AV型LCD屏的驅(qū)動(dòng)程序CPLD上運(yùn)行并調(diào)試成功的。可用作數(shù)字到模擬LCD轉(zhuǎn)換

  標(biāo)簽： LCD verilog CPLD 語(yǔ)言

  上傳時(shí)間： 2014-01-05

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• 用verilog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序.利用碼盤(pán)脈沖進(jìn)行調(diào)速,進(jìn)行過(guò)簡(jiǎn)單試驗(yàn),可用.沒(méi)有經(jīng)過(guò)長(zhǎng)期驗(yàn)證.做簡(jiǎn)單修改即可應(yīng)用!免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序.利用碼盤(pán)脈沖進(jìn)行調(diào)速,進(jìn)行過(guò)簡(jiǎn)單試驗(yàn),可用.沒(méi)有經(jīng)過(guò)長(zhǎng)期驗(yàn)證.做簡(jiǎn)單修改即可應(yīng)用!

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  上傳時(shí)間： 2014-12-08

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• 這個(gè)是用verilog語(yǔ)言編寫(xiě)的基于FPGA的交通燈控制器免費(fèi)下載

  資源簡(jiǎn)介：這個(gè)是用verilog語(yǔ)言編寫(xiě)的基于FPGA的交通燈控制器，分別控制四個(gè)方向上的交通燈的通斷

  標(biāo)簽： verilog FPGA 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2017-06-12

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• 用verilog語(yǔ)言編寫(xiě)的看門(mén)狗模塊modulewdt免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的看門(mén)狗模塊modulewdt

  標(biāo)簽： modulewdt verilog 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2013-12-23

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• 一個(gè)用verilog語(yǔ)言編寫(xiě)的用來(lái)模擬交通信號(hào)燈的程序免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用verilog語(yǔ)言編寫(xiě)的用來(lái)模擬交通信號(hào)燈的程序，包含測(cè)試文件

  標(biāo)簽： verilog 語(yǔ)言 編寫(xiě) 模擬

  上傳時(shí)間： 2013-12-10

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• verilog VSIP core,用verilog語(yǔ)言編寫(xiě)免費(fèi)下載

  資源簡(jiǎn)介：verilog VSIP core,用verilog語(yǔ)言編寫(xiě)，希望對(duì)各位朋友有所幫助！

  標(biāo)簽： verilog VSIP core 語(yǔ)言

  上傳時(shí)間： 2014-12-06

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• 用verilog語(yǔ)言編寫(xiě)的神經(jīng)元權(quán)值連接的源代碼,供大家享用,但是注釋很少.免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的神經(jīng)元權(quán)值連接的源代碼,供大家享用,但是注釋很少.

  標(biāo)簽： verilog 語(yǔ)言 編寫(xiě) 源代碼

  上傳時(shí)間： 2014-01-15

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• 用verilog語(yǔ)言編寫(xiě)免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)，一個(gè)8-bit ALU，可以完成按字節(jié)的+、-和與、或、非操作

  標(biāo)簽： verilog 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2013-12-06

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• 這是我用verilog語(yǔ)言編寫(xiě)的矩陣鍵盤(pán)源程序免費(fèi)下載

  資源簡(jiǎn)介：這是我用verilog語(yǔ)言編寫(xiě)的矩陣鍵盤(pán)源程序

  標(biāo)簽： verilog 語(yǔ)言 編寫(xiě) 矩陣鍵盤(pán)

  上傳時(shí)間： 2016-07-28

  上傳用戶：trepb001

• 用verilog語(yǔ)言編寫(xiě)的實(shí)現(xiàn)NAND Flash塊的控制存取以及同步的FIFO的控制免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的實(shí)現(xiàn)NAND Flash塊的控制存取以及同步的FIFO的控制

  標(biāo)簽： verilog Flash NAND FIFO

  上傳時(shí)間： 2014-01-23

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• 用verilog語(yǔ)言編寫(xiě)的電子琴程序.用GW48教學(xué)實(shí)驗(yàn)箱仿真的免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的電子琴程序.用GW48教學(xué)實(shí)驗(yàn)箱仿真的

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  上傳時(shí)間： 2016-09-24

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• 用verilog語(yǔ)言編寫(xiě)的電子鐘程序.是用GW48教學(xué)實(shí)驗(yàn)箱仿真免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的電子鐘程序.是用GW48教學(xué)實(shí)驗(yàn)箱仿真

  標(biāo)簽： verilog GW 48 語(yǔ)言

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• 用verilog語(yǔ)言編寫(xiě)的4位算術(shù)邏輯單元ALU,功能參考74181免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的4位算術(shù)邏輯單元ALU,功能參考74181，包含.v文件以及測(cè)試用.vwf文件

  標(biāo)簽： verilog 74181 ALU 語(yǔ)言

  上傳時(shí)間： 2016-09-28

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• 用verilog語(yǔ)言編寫(xiě)UART串口 并附有測(cè)試文件免費(fèi)下載

  資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)UART串口，并附有測(cè)試文件

  標(biāo)簽： verilog uart 串口

  上傳時(shí)間： 2022-02-03

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• 基于FPGA設(shè)計(jì)的數(shù)字頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA設(shè)計(jì)的數(shù)字頻率計(jì)，用VHDL寫(xiě)的代碼。。。。有6各模塊

  標(biāo)簽： FPGA 數(shù)字頻率計(jì)

  上傳時(shí)間： 2014-11-18

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• 基于Multisim的高精度數(shù)字頻率計(jì)的設(shè)計(jì)和仿真免費(fèi)下載

  資源簡(jiǎn)介：數(shù)字頻率計(jì)是電工電子中常用的測(cè)量?jī)x器,數(shù)字頻率計(jì)通過(guò)用輸入待測(cè)信號(hào)對(duì)一特定長(zhǎng)度的信號(hào)進(jìn)行計(jì)數(shù),從而得出頻率并通過(guò)數(shù)碼管直觀的顯示出來(lái)。本文提出了一種與輸入同步的數(shù)字頻率計(jì)的設(shè)計(jì),提高了頻率計(jì)的精度,設(shè)計(jì)采用Multisim軟件進(jìn)行設(shè)計(jì)和仿真的過(guò)程,介紹...

  標(biāo)簽： multisim

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• 用vhdl編寫(xiě)的基于FPGA的數(shù)字頻率計(jì)程序算法免費(fèi)下載

  資源簡(jiǎn)介：用vhdl編寫(xiě)的基于FPGA的數(shù)字頻率計(jì)程序算法

  標(biāo)簽： vhdl FPGA 編寫(xiě) 數(shù)字頻率計(jì)

  上傳時(shí)間： 2013-09-07

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• 基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語(yǔ)言設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語(yǔ)言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動(dòng)化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序

  標(biāo)簽： FPGA VHDL 數(shù)字頻率計(jì) 硬件描述語(yǔ)言

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• 用vhdl編寫(xiě)的基于FPGA的數(shù)字頻率計(jì)程序算法免費(fèi)下載

  資源簡(jiǎn)介：用vhdl編寫(xiě)的基于FPGA的數(shù)字頻率計(jì)程序算法

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• 基于FPGA和sopc的用VHDL語(yǔ)言編寫(xiě)的EDA8位16進(jìn)制頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA和sopc的用VHDL語(yǔ)言編寫(xiě)的EDA8位16進(jìn)制頻率計(jì)

  標(biāo)簽： FPGA VHDL EDA8 sopc

  上傳時(shí)間： 2016-02-04

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• 采用verilog HDL語(yǔ)言編寫(xiě)的數(shù)字頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：采用verilog HDL語(yǔ)言編寫(xiě)的數(shù)字頻率計(jì)，被測(cè)波形分別為方波、三角波和正弦波；采用6個(gè)數(shù)碼管顯示結(jié)果，三檔量程可調(diào)，工程價(jià)值很高，

  標(biāo)簽： verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2016-03-21

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• 基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語(yǔ)言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動(dòng)化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語(yǔ)言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動(dòng)化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序

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  上傳時(shí)間： 2013-11-25

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• 基于FPGA的全同步數(shù)字頻率計(jì)的設(shè)計(jì).rar免費(fèi)下載

  資源簡(jiǎn)介：頻率是電子技術(shù)領(lǐng)域內(nèi)的一個(gè)基本參數(shù)，同時(shí)也是一個(gè)非常重要的參數(shù)。穩(wěn)定的時(shí)鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展，測(cè)頻系統(tǒng)使用時(shí)鐘的提高，測(cè)頻技術(shù)有了相當(dāng)大的發(fā)展，但不管是何種測(cè)頻方法，±1個(gè)計(jì)數(shù)誤...

  標(biāo)簽： FPGA 數(shù)字頻率計(jì)

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• 基于FPGA的全同步數(shù)字頻率計(jì)的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：頻率是電子技術(shù)領(lǐng)域內(nèi)的一個(gè)基本參數(shù)，同時(shí)也是一個(gè)非常重要的參數(shù)。穩(wěn)定的時(shí)鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展，測(cè)頻系統(tǒng)使用時(shí)鐘的提高，測(cè)頻技術(shù)有了相當(dāng)大的發(fā)展，但不管是何種測(cè)頻方法，±1個(gè)計(jì)數(shù)誤...

  標(biāo)簽： FPGA 數(shù)字頻率計(jì)

  上傳時(shí)間： 2013-04-24

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• 課程設(shè)計(jì)要求設(shè)計(jì)并用FPGA實(shí)現(xiàn)一個(gè)數(shù)字頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：課程設(shè)計(jì)要求設(shè)計(jì)并用FPGA實(shí)現(xiàn)一個(gè)數(shù)字頻率計(jì)，具體設(shè)計(jì)要求如下： 測(cè)量頻率范圍： 10Hz～100KHz 精度： ΔF / F ≤ ±2 % 系統(tǒng)外部時(shí)鐘： 1024Hz 測(cè)量波形： 方波 Vp-p ＝ 3～5 V 硬件設(shè)備：Altera Flex10K10 五位數(shù)碼管 LED發(fā)光二極管 編程語(yǔ)言：ve...

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• 一個(gè)有效位為4位的十進(jìn)制的數(shù)字頻率計(jì),VHDL語(yǔ)言編寫(xiě)免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)有效位為4位的十進(jìn)制的數(shù)字頻率計(jì),VHDL語(yǔ)言編寫(xiě)，已在硬件實(shí)驗(yàn)箱上實(shí)驗(yàn)通過(guò)。

  標(biāo)簽： VHDL 十進(jìn)制 數(shù)字頻率計(jì) 語(yǔ)言

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