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  標(biāo)簽： verilog qam 16 編寫

  上傳時(shí)間： 2017-07-26

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• verilog 編寫的I2c協(xié)議程序免費(fèi)下載

  資源簡介：verilog 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM

  標(biāo)簽： verilog I2c 編寫 協(xié)議

  上傳時(shí)間： 2013-08-31

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• verilog 編寫的I2c協(xié)議程序免費(fèi)下載

  資源簡介：verilog 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM

  標(biāo)簽： verilog I2c 編寫 協(xié)議

  上傳時(shí)間： 2015-08-08

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• 用verilog編寫的fir濾波器程序免費(fèi)下載

  資源簡介：用verilog編寫的fir濾波器程序，開發(fā)環(huán)境可以用ise quartus或active hdl等

  標(biāo)簽： verilog fir 編寫 濾波器

  上傳時(shí)間： 2015-08-21

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• 代碼為verilog編寫的流水等程序免費(fèi)下載

  資源簡介：代碼為verilog編寫的流水等程序，已在quartuous6.0上編譯仿真通過，下載入電路板已實(shí)現(xiàn)

  標(biāo)簽： verilog 代碼 編寫 程序

  上傳時(shí)間： 2016-07-11

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• 用verilog編寫的fir濾波器程序！免費(fèi)下載

  資源簡介：用verilog編寫的fir濾波器程序！

  標(biāo)簽： verilog fir 編寫 濾波器

  上傳時(shí)間： 2016-11-26

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• 一個(gè)用verilog編寫的總線仲裁程序。多個(gè)設(shè)備共享總線免費(fèi)下載

  資源簡介：一個(gè)用verilog編寫的總線仲裁程序。多個(gè)設(shè)備共享總線，不同設(shè)備的優(yōu)先級是變化的，保證每個(gè)設(shè)備都有公平的使用總線的機(jī)會。

  標(biāo)簽： verilog 編寫 總線仲裁 總線

  上傳時(shí)間： 2014-11-21

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• 用verilog編寫的搶答器程序。由硬件思維編寫免費(fèi)下載

  資源簡介：用verilog編寫的搶答器程序。由硬件思維編寫，由一個(gè)多路開關(guān)和一個(gè)觸發(fā)器構(gòu)成，比起c，簡單并且穩(wěn)定。

  標(biāo)簽： verilog 編寫 搶答器 程序

  上傳時(shí)間： 2014-11-12

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• matlab編寫的16qam的調(diào)制解調(diào)程序免費(fèi)下載

  資源簡介：matlab編寫的16qam的調(diào)制解調(diào)程序，可以通過修改得到32qam和64qam的調(diào)制解調(diào)程序

  標(biāo)簽： matlab qam 16 編寫

  上傳時(shí)間： 2013-12-05

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• 用verilog HDL語言編寫的交通燈程序免費(fèi)下載

  資源簡介：這是一個(gè)用verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。

  標(biāo)簽： verilog HDL 語言 編寫

  上傳時(shí)間： 2013-08-19

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• 采用verilog編寫的串口通信程序免費(fèi)下載

  資源簡介：采用verilog編寫的串口通信程序，采用了狀態(tài)機(jī)設(shè)計(jì)！程序簡單，消耗資源少

  標(biāo)簽： verilog 編寫 串口通信 程序

  上傳時(shí)間： 2014-12-08

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• 使用verilog語言編寫的數(shù)字鐘程序.有慢校時(shí),快校時(shí),鬧鐘等功能.免費(fèi)下載

  資源簡介：使用verilog語言編寫的數(shù)字鐘程序.有慢校時(shí),快校時(shí),鬧鐘等功能.

  標(biāo)簽： verilog 校時(shí) 語言 編寫

  上傳時(shí)間： 2014-01-26

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• 一個(gè)用verilog編寫的編幀、解幀及碼速匹配的程序免費(fèi)下載

  資源簡介：一個(gè)用verilog編寫的編幀、解幀及碼速匹配的程序，相當(dāng)經(jīng)典

  標(biāo)簽： verilog 幀 編寫 程序

  上傳時(shí)間： 2015-06-22

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• 用verilog編寫的程序,用來計(jì)算誤碼率的,可以在編碼和解碼過程中用的到的!免費(fèi)下載

  資源簡介：用verilog編寫的程序,用來計(jì)算誤碼率的,可以在編碼和解碼過程中用的到的!

  標(biāo)簽： verilog 編寫 程序 計(jì)算

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• 用verilog編寫的USB下載線程序 實(shí)現(xiàn)USB協(xié)議和JTAG接口的數(shù)據(jù)轉(zhuǎn)換實(shí)現(xiàn)狀態(tài)機(jī)免費(fèi)下載

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  標(biāo)簽： USB verilog JTAG 編寫

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  資源簡介：verilog編寫的80C51單片機(jī)內(nèi)核程序

  標(biāo)簽： verilog 80C51 編寫 單片機(jī)

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• verilog語言編寫的LDPC編碼程序免費(fèi)下載

  資源簡介：verilog語言編寫的LDPC編碼程序

  標(biāo)簽： verilog LDPC 語言 編寫

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• 利用verilog編寫的基于XILINX的SPARTAN板的VGA接口顯示程序免費(fèi)下載

  資源簡介：利用verilog編寫的基于XILINX的SPARTAN板的VGA接口顯示程序

  標(biāo)簽： verilog SPARTAN XILINX VGA

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• 這是一個(gè)用verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。免費(fèi)下載

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  標(biāo)簽： verilog Quartus HDL 語言

  上傳時(shí)間： 2014-01-13

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• 這是用vc編寫的16qam軟解調(diào)程序免費(fèi)下載

  資源簡介：這是用vc編寫的16qam軟解調(diào)程序，或許對大家有用的

  標(biāo)簽： qam 16 編寫 程序

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• 用verilog編寫的USB下載線程序 實(shí)現(xiàn)USB協(xié)議和JTAG接口的數(shù)據(jù)轉(zhuǎn)換實(shí)現(xiàn)狀態(tài)機(jī)。免費(fèi)下載

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  標(biāo)簽： USB verilog JTAG 編寫

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• 用MATLAB編寫的qpsk調(diào)制解調(diào)程序并且方針通過免費(fèi)下載

  資源簡介：用MATLAB編寫的qpsk調(diào)制解調(diào)程序并且方針通過

  標(biāo)簽： MATLAB qpsk 編寫 程序

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• 用verilog編寫的SPI程序,SPI芯片是AT45DB041B.文件內(nèi)包含程序仿真時(shí)的截圖.包括read和wirte.免費(fèi)下載

  資源簡介：用verilog編寫的SPI程序,SPI芯片是AT45DB041B.文件內(nèi)包含程序仿真時(shí)的截圖.包括read和wirte.

  標(biāo)簽： SPI verilog wirte read

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• 用verilog編寫的標(biāo)準(zhǔn)異步串行通行程序免費(fèi)下載

  資源簡介：用verilog編寫的標(biāo)準(zhǔn)異步串行通行程序，供大家參考！

  標(biāo)簽： verilog 編寫 標(biāo)準(zhǔn) 異步串行

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• 自己實(shí)用verilog編寫的UART程序免費(fèi)下載

  資源簡介：自己實(shí)用verilog編寫的UART程序，1位開始位，8位數(shù)據(jù)位，1位停止位，本測試程序配置完管腳后，實(shí)用串口大師發(fā)送數(shù)據(jù)，則返回?cái)?shù)據(jù)為發(fā)送數(shù)據(jù)+1

  標(biāo)簽： verilog UART 編寫 程序

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• verilog編寫的UART程序源代碼。測試成功。支持字符串發(fā)送免費(fèi)下載

  資源簡介：verilog編寫的UART程序源代碼。測試成功。支持字符串發(fā)送

  標(biāo)簽： verilog UART 編寫 程序

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• matlab中的16qam調(diào)制的程序免費(fèi)下載

  資源簡介：matlab中的16qam調(diào)制的程序，希望大家覺得有用

  標(biāo)簽： matlab qam 16 調(diào)制

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• 基于FPGA的16qam調(diào)制與解調(diào)的設(shè)計(jì)與實(shí)現(xiàn)源代碼免費(fèi)下載

  資源簡介：本代碼是基于verilog的16qam調(diào)制

  標(biāo)簽： FPGA qam 16 調(diào)制與解調(diào)

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• 使用verilog編寫的同步FIFO免費(fèi)下載

  資源簡介：使用verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡單實(shí)用。

  標(biāo)簽： verilog FIFO 編寫

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• 由verilog編寫的乘法器免費(fèi)下載

  資源簡介：由verilog編寫的乘法器，通過兩個(gè)文件的調(diào)用實(shí)現(xiàn)。由于子模塊的調(diào)用使得程序簡化了許多。

  標(biāo)簽： verilog 編寫 乘法器

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