NCO 代碼設(shè)計(jì) 使用VHDL語言
資源簡介：NCO 代碼設(shè)計(jì) 使用VHDL語言
上傳時間： 2017-09-14
上傳用戶：pompey
資源簡介：這是一個使用VHDL語言設(shè)計(jì)的電梯控制程序，里面還有仿真時序圖。
上傳時間： 2013-08-20
上傳用戶：希醬大魔王
資源簡介：本系統(tǒng)使用VHDL語言進(jìn)行設(shè)計(jì)，采用自上向下的設(shè)計(jì)方法。目標(biāo)器件選用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 進(jìn)行VHDL程序的編譯與綜合，然后用Modelsim Xilinx Edition 6.1進(jìn)行功能仿真和時序仿真。
上傳時間： 2016-01-21
上傳用戶：541657925
資源簡介：這是一個使用VHDL語言設(shè)計(jì)的電梯控制程序，里面還有仿真時序圖。
上傳時間： 2013-12-25
上傳用戶：xymbian
資源簡介：使用VHDL語言進(jìn)行數(shù)字鎖相環(huán)的設(shè)計(jì)，pdf格式，可以打開
上傳時間： 2014-11-01
上傳用戶：努力努力再努力
資源簡介：使用VHDL語言進(jìn)行設(shè)計(jì)DPLL（數(shù)字鎖相環(huán)）的相關(guān)文件
上傳時間： 2013-12-25
上傳用戶：Miyuki
資源簡介：使用VHDL語言進(jìn)行的數(shù)字鎖相環(huán)的設(shè)計(jì)，里面有相關(guān)的文件，可以使用MUX+PLUS打開
上傳時間： 2014-06-29
上傳用戶：lanhuaying
資源簡介：本程序代碼為DDS的程序代碼。采用VHDL語言設(shè)計(jì)。可以直接仿真實(shí)現(xiàn)，
上傳時間： 2014-01-17
上傳用戶：qwe1234
資源簡介：使用VHDL語言編寫的8051IP核，可以嵌入到自己的設(shè)計(jì)中使用
上傳時間： 2014-01-03
上傳用戶：佳期如夢
資源簡介：使用VHDL語言編寫的A/D轉(zhuǎn)換程序，可在FPGA平臺使用
上傳時間： 2013-08-06
上傳用戶：杏簾在望
資源簡介：用FPGA實(shí)現(xiàn)RS232通信,此代碼是用VHDL語言編寫，非常有用的好東東啊
上傳時間： 2013-08-21
上傳用戶：爺?shù)臍赓|(zhì)
資源簡介：I2C控制核設(shè)計(jì),由VHDL語言編寫,使普通I/O端口實(shí)現(xiàn)I2C性能
上傳時間： 2013-12-13
上傳用戶：kiklkook
資源簡介：大屏幕led點(diǎn)陣顯示的驅(qū)動時序。 使用VHDL語言描述。其中rom文件可以使用lpm_megcore自動生成。
上傳時間： 2015-04-04
上傳用戶：kernaling
資源簡介：使用VHDL語言在altera公司的up3板上產(chǎn)生vga信號，里面有詳細(xì)的解析和說明，是一個很好的教程。
上傳時間： 2013-12-08
上傳用戶：yuanyuan123
資源簡介：使用VHDL語言在altera公司的up3板上產(chǎn)生vga信號，里面有詳細(xì)的解析和說明，是一個很好的教程。和上一個文件razzle差不多，但是產(chǎn)生的效果不一樣。
上傳時間： 2014-01-17
上傳用戶：csgcd001
資源簡介：使用VHDL語言編寫的交通燈控制程序，帶有完整的實(shí)驗(yàn)報告。
上傳時間： 2015-05-02
上傳用戶：koulian
資源簡介：使用VHDL語言寫的fpga的應(yīng)用程序，使獻(xiàn)策內(nèi)容為等精度頻率計(jì)
上傳時間： 2014-01-01
上傳用戶：frank1234
資源簡介：使用VHDL語言編寫的FPGA應(yīng)用程序，實(shí)現(xiàn)的內(nèi)容是100進(jìn)制計(jì)數(shù)器
上傳時間： 2015-05-02
上傳用戶：許小華
資源簡介：本設(shè)計(jì)使用C語言實(shí)現(xiàn)了對簡單方法描述的LL(1)文法的判定。該設(shè)計(jì)程序?qū)崿F(xiàn)了：⑴分別求出每一產(chǎn)生式的右部的FIRST 集、每一個非終結(jié)符的FOLLOW集和每一產(chǎn)生式的SELECT集；⑵判定是否是LL(1)文法；⑶畫出預(yù)測分析表；⑷對給定的符號串判定是否是文法中的句子，...
上傳時間： 2015-05-10
上傳用戶：qwe1234
資源簡介：這是使用VHDL語言編寫的密碼鎖程序,供大家參考
上傳時間： 2013-12-22
上傳用戶：lps11188
資源簡介：使用VHDL語言編寫的簡單8位流水線CPU 它有六級流水功能，通過仿真 可以下載到實(shí)驗(yàn)箱，也有波形仿真
上傳時間： 2013-12-18
上傳用戶：linlin
資源簡介：樂曲硬件演奏電路設(shè)計(jì),采用VHDL語言，quartus2開發(fā)平臺
上傳時間： 2014-01-05
上傳用戶：851197153
資源簡介：基于VHDL語言的實(shí)用電梯控制器的設(shè)計(jì) 基于VHDL語言的實(shí)用電梯控制器的設(shè)計(jì)
上傳時間： 2014-11-28
上傳用戶：han_zh
資源簡介：智能全數(shù)字鎖相環(huán)的設(shè)計(jì)用VHDL語言在CPLD上實(shí)現(xiàn)串行通信
上傳時間： 2014-01-08
上傳用戶：weiwolkt
資源簡介：本原代碼中利用VHDL語言編寫了RAM、FIFO、ROM等常用的存儲和緩沖部件，完全的代碼在ALTERA的FPGA上已經(jīng)通過仿真測試，保證可用.
上傳時間： 2013-12-07
上傳用戶：wangzhen1990
資源簡介：本文詳細(xì)分析了COOLRUNNER系列CPLD的結(jié)構(gòu),特點(diǎn)及功能,使用VHDL語言實(shí)現(xiàn)數(shù)字邏輯,實(shí)現(xiàn)了水下沖擊波記錄儀電路的數(shù)字電路部分.
上傳時間： 2013-12-18
上傳用戶：shawvi
資源簡介：PSK調(diào)制解調(diào)器的設(shè)計(jì) 我的課程設(shè)計(jì) 基于VHDL語言的設(shè)計(jì)與仿真
上傳時間： 2016-02-17
上傳用戶：chenbhdt
資源簡介：本代碼是用VHDL語言全面、系統(tǒng)地描述UART通信協(xié)議標(biāo)準(zhǔn)，通過對UART進(jìn)行數(shù)據(jù)通信的實(shí)際運(yùn)用，能夠較全面地理解和掌握VHDL和UART協(xié)議。
上傳時間： 2013-12-31
上傳用戶：
資源簡介：使用VHDL語言寫的一些奇次和偶次分頻源程序，在使用CPLD/FPGA的過程中有一定的參考價值
上傳時間： 2013-12-18
上傳用戶：stvnash
資源簡介：使用VHDL語言描述的單精度浮點(diǎn)處理器。源代碼來自國外網(wǎng)站。可實(shí)現(xiàn)單精度浮點(diǎn)數(shù)的加減乘運(yùn)算。
上傳時間： 2016-05-04
上傳用戶：xg262122
