APB master verilog code
資源簡介:APB master verilog code
上傳時間: 2013-12-06
上傳用戶:zhengzg
資源簡介:This is a verilog code used oversampled clock to implement SPI slave. Also include C code for a ARM processor as the SPI master
上傳時間: 2013-12-13
上傳用戶:leixinzhuo
資源簡介:完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現精簡電路
上傳時間: 2014-01-20
上傳用戶:waizhang
資源簡介:FIR FILTER verilog code
上傳時間: 2013-12-17
上傳用戶:kristycreasy
資源簡介:4-7segment led display verilog code. Implemented at Stratix EP1S25 DSP development board.
上傳時間: 2014-01-12
上傳用戶:水中浮云
資源簡介:JTAG design verilog code.
上傳時間: 2014-07-30
上傳用戶:wys0120
資源簡介:為一個可處理多項式乘法的verilog code
上傳時間: 2015-12-17
上傳用戶:wang5829
資源簡介:opb_wb verilog code itis very good
上傳時間: 2014-01-13
上傳用戶:x4587
資源簡介:Read-only memory,verilog code
上傳時間: 2013-12-18
上傳用戶:caixiaoxu26
資源簡介:verilog code .descrip the risc cpu.download from opencores.org
上傳時間: 2016-02-20
上傳用戶:frank1234
資源簡介:verilog code which receive from uart RX and then output to lcd text display.
上傳時間: 2016-03-07
上傳用戶:songrui
資源簡介:I2C controller verilog code for altera fpga platform.
上傳時間: 2016-03-07
上傳用戶:GHF
資源簡介:DAC converter design with verilog code and testbench
上傳時間: 2014-01-23
上傳用戶:yyyyyyyyyy
資源簡介:這是一個DWT的verilog code,它的主要功用是PC與FPGA之間的DWT程序的溝通與傳輸
上傳時間: 2014-08-09
上傳用戶:xc216
資源簡介:基於DE2系統的LCM verilog code,在LCM右下方顯示數字,每按一次按鍵數字會加1,顏色也會改變
上傳時間: 2014-01-14
上傳用戶:banyou
資源簡介:8x8DCT verilog code 一次輸入8個點
上傳時間: 2016-08-05
上傳用戶:風之驕子
資源簡介:8x8 iDCT verilog code 一次輸入八個點
上傳時間: 2016-08-05
上傳用戶:hakim
資源簡介:to use verilog code and c to translate a RGB bmp image(512*512) to a gray level image
上傳時間: 2014-06-13
上傳用戶:bruce5996
資源簡介:verilog code,about oc8051
上傳時間: 2014-01-16
上傳用戶:pompey
資源簡介:arm 7 verilog code used setup soc
上傳時間: 2016-12-17
上傳用戶:qilin
資源簡介:nios num clock verilog code
上傳時間: 2014-12-06
上傳用戶:225588
資源簡介:verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位
上傳時間: 2017-01-07
上傳用戶:yyq123456789
資源簡介:verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0
上傳時間: 2014-12-06
上傳用戶:ls530720646
資源簡介:verilog code array_multiplier output [7:0] product input [3:0] wire_x input [3:0] wire_y
上傳時間: 2014-01-04
上傳用戶:wxhwjf
資源簡介:verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient output [8:0]Remainder
上傳時間: 2014-11-27
上傳用戶:三人用菜
資源簡介:wishbone i2c master vhdl code
上傳時間: 2017-02-17
上傳用戶:sunjet
資源簡介:verilog code for 8-bit signed integers....its working
上傳時間: 2017-03-18
上傳用戶:zhichenglu
資源簡介:it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.
上傳時間: 2017-03-22
上傳用戶:洛木卓
資源簡介:it is a verilog code written for digital watch in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device]
上傳時間: 2014-01-10
上傳用戶:kernaling
資源簡介:it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].you can use this code in any DSP project in which data entry is requir...
上傳時間: 2014-06-26
上傳用戶:zhuyibin