全數字鎖相環（adpll)的部分源程序代碼，是其中最重要的部分。
資源簡介：全數字鎖相環（adpll)的部分源程序代碼，是其中最重要的部分。
上傳時間： 2017-09-03
上傳用戶：liansi
資源簡介：基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
上傳時間： 2013-08-13
上傳用戶：fqscfqj
資源簡介：用verilog語言編寫的全數字鎖相環的源代碼,基于fpga平臺
上傳時間： 2015-06-13
上傳用戶：wanqunsheng
資源簡介：一種改進的全數字鎖相環設計 一種改進的全數字鎖相環設計
上傳時間： 2013-12-24
上傳用戶：stampede
資源簡介：比較好的技術文章《基于VHDL的全數字鎖相環的設計》有關鍵部分的源代碼。
上傳時間： 2013-12-24
上傳用戶：362279997
資源簡介：技術文章《自采樣比例積分控制全數字鎖相環的性能分析和實現》有一定參考價值
上傳時間： 2015-08-21
上傳用戶：silenthink
資源簡介：智能全數字鎖相環的設計用VHDL語言在CPLD上實現串行通信
上傳時間： 2014-01-08
上傳用戶：weiwolkt
資源簡介：基于VHDL的全數字鎖相環的設計 有關鍵部分的源代碼 hehe !
上傳時間： 2015-12-18
上傳用戶：hgy9473
資源簡介：一個自己編寫的全數字鎖相環及其測試向量，比較簡單但功能基本達到。
上傳時間： 2013-12-22
上傳用戶：xinzhch
資源簡介：本文在說明全數字鎖相環的基礎上，提出了一種利用FPGA設計一階全數字鎖相環的方法，并 給出了關鍵部件的RTL可綜合代碼，并結合本設計的一些仿真波形詳細描述了數字鎖相環的工作過程，最后對一些有關的問題進行了討論。
上傳時間： 2014-01-10
上傳用戶：asddsd
資源簡介：用于時鐘恢復的全數字鎖相環設計，可以去掉時鐘的抖動。
上傳時間： 2016-05-23
上傳用戶：stewart·
資源簡介：國外一篇很好的數字鎖相環（PLL）設計文檔（解壓后PLL.pdf），不可不看呦！
上傳時間： 2016-08-10
上傳用戶：dengzb84
資源簡介：一種可編程的全數字鎖相環的絲線,可以用來做一個小的課程設計
上傳時間： 2014-02-11
上傳用戶：xwd2010
資源簡介：全數字鎖相環電路的研制，使用的是VHDL語言
上傳時間： 2017-02-02
上傳用戶：壞天使kk
資源簡介：基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
上傳時間： 2017-02-11
上傳用戶：evil
資源簡介：智能 全數字鎖相環的設計
上傳時間： 2013-12-15
上傳用戶：498732662
資源簡介：介紹了一種采用N 先于M 環路濾波器的全數字鎖相環的設計實現。這種全數字鎖 相環采用了N 先于M 環路濾波器，可以達到濾除噪聲干擾的目的。文中講述了這種全數字鎖相環的結構和工作原理，提出了各單元電路的設計和實現方法，并給出了關鍵部件的VHDI 代碼，最...
上傳時間： 2017-08-18
上傳用戶：love_stanford
資源簡介：該文檔為基于DSP Builder的帶寬自適應全數字鎖相環的設計與實現總結文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2022-05-01
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資源簡介：采用用verilog語言編寫的全數字鎖相環的源代碼，適合感興趣的學習者學習，可以提高自己的能力，大家可以多交流哈
上傳時間： 2022-05-22
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資源簡介：很好的全數字鎖相環源程序，大家有需要的可以看看
上傳時間： 2022-07-22
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資源簡介：全數字鎖相環ＶＨＤＬ描述并實現功能仿真，另附有圖形說明
上傳時間： 2014-01-13
上傳用戶：shawvi
資源簡介：全數字鎖相環,包括ＤＰＤ，ＤＬＦ，ＤＣＯ．
上傳時間： 2015-10-13
上傳用戶：yt1993410
資源簡介：一階全數字鎖相環VERLOGIC程序代碼，調試通過。
上傳時間： 2013-12-15
上傳用戶：caixiaoxu26
資源簡介：全數字鎖相環 功能與74297相同 提供參數配置
上傳時間： 2014-01-01
上傳用戶：英雄
資源簡介：ＦＰＧＡ實現全數字鎖相環，利用硬件描述評議verilog HDL，頂層文件ＤＰＬＬ．Ｖ
上傳時間： 2014-01-09
上傳用戶：1159797854
資源簡介：數字鎖相環路原理與應用:全數字鎖相環。根據本資料可以自己編寫代碼在計算機上模擬實現。
上傳時間： 2016-11-01
上傳用戶：edisonfather
資源簡介：在過去的十幾年間，FPGA取得了驚人的發展：集成度已達到1000萬等效門、速度可達到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時鐘的分布質量就變得越來越重要。時鐘延時和時鐘相位偏移已成為影響系統性能的重要因素。現在，解決時鐘延時...
上傳時間： 2013-07-06
上傳用戶：LouieWu
資源簡介：使用VHDL語言進行設計DPLL（數字鎖相環）的相關文件
上傳時間： 2013-12-25
上傳用戶：Miyuki
資源簡介：隨著現代集成電路技術的發展，鎖相環已經成為集成電路設計中非常重要的一個部分，所以對鎖相環的研究具有積極的現實意義。然而傳統的鎖相環大多是數模混合電路，在工藝上與系統芯片中的數字電路存在兼容問題。因此設計一...
上傳時間： 2013-06-09
上傳用戶：mosliu
資源簡介：基于FPGA實現的一種新型數字鎖相環
上傳時間： 2013-08-07
上傳用戶：2467478207
