超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼
資源簡(jiǎn)介：超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼
上傳時(shí)間： 2016-02-06
上傳用戶(hù)：gaojiao1999
資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測(cè)試文件，可以綜合，非常有參考價(jià)值
上傳時(shí)間： 2014-01-04
上傳用戶(hù)：stella2015
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器
上傳時(shí)間： 2015-03-04
上傳用戶(hù)：leehom61
資源簡(jiǎn)介：運(yùn)用VHDL語(yǔ)言實(shí)現(xiàn)四位超前進(jìn)位加法器。
上傳時(shí)間： 2017-07-18
上傳用戶(hù)：66666
資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：ynwbosss
資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。
上傳時(shí)間： 2013-12-19
上傳用戶(hù)：alan-ee
資源簡(jiǎn)介：兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器
上傳時(shí)間： 2016-06-20
上傳用戶(hù)：zhaiye
資源簡(jiǎn)介：超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶(hù)：shen_dafa
資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
上傳時(shí)間： 2013-12-28
上傳用戶(hù)：ouyangtongze
資源簡(jiǎn)介：超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.
上傳時(shí)間： 2015-06-12
上傳用戶(hù)：希醬大魔王
資源簡(jiǎn)介：十六位超前進(jìn)位加法器，Verilog HDL
上傳時(shí)間： 2015-09-21
上傳用戶(hù)：wff
資源簡(jiǎn)介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來(lái)決定，而不需要依賴(lài)低位進(jìn)位
上傳時(shí)間： 2016-04-25
上傳用戶(hù)：王小奇
資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器（及其testbench) .v文件
上傳時(shí)間： 2013-12-18
上傳用戶(hù)：chenbhdt
資源簡(jiǎn)介：超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的，本程序?yàn)?2位超前進(jìn)位加法器
上傳時(shí)間： 2016-11-23
上傳用戶(hù)：fredguo
資源簡(jiǎn)介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊
上傳時(shí)間： 2014-01-07
上傳用戶(hù)：yyyyyyyyyy
資源簡(jiǎn)介：Verilog寫(xiě)的 8 位超前進(jìn)位加法器
上傳時(shí)間： 2017-07-01
上傳用戶(hù)：hustfanenze
資源簡(jiǎn)介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序
上傳時(shí)間： 2015-05-13
上傳用戶(hù)：我們的船長(zhǎng)
資源簡(jiǎn)介：實(shí)現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼
上傳時(shí)間： 2013-12-22
上傳用戶(hù)：stvnash
資源簡(jiǎn)介：基于CPLD/FPGA的十六位乘法器的VHDL實(shí)現(xiàn)
上傳時(shí)間： 2013-12-16
上傳用戶(hù)：qq1604324866
資源簡(jiǎn)介：Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語(yǔ)言實(shí)現(xiàn)
上傳時(shí)間： 2016-05-30
上傳用戶(hù)：yzhl1988
資源簡(jiǎn)介：為了縮短加法電路運(yùn)行時(shí)間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為...
上傳時(shí)間： 2013-12-19
上傳用戶(hù)：jshailingzzh
資源簡(jiǎn)介：這個(gè)是帶先行進(jìn)位的加法器的VHDL代碼,比較復(fù)雜,僅僅供大家參考.
上傳時(shí)間： 2014-01-03
上傳用戶(hù)：klin3139
資源簡(jiǎn)介：加法器是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加運(yùn)算的 基本單元電路。8 位加法器就是實(shí)現(xiàn)兩個(gè)8 位 二進(jìn)制相加,同時(shí)加上低位進(jìn)位的運(yùn)算電路。
上傳時(shí)間： 2016-12-29
上傳用戶(hù)：lx9076
資源簡(jiǎn)介：18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹(shù) 以及超前進(jìn)位結(jié)合進(jìn)位選擇的36bit高性能加法器
上傳時(shí)間： 2017-01-13
上傳用戶(hù)：firstbyte
資源簡(jiǎn)介：這是用VHDL實(shí)現(xiàn)的8位加法器，對(duì)新手有點(diǎn)幫助。
上傳時(shí)間： 2014-01-05
上傳用戶(hù)：1079836864
資源簡(jiǎn)介：一種可以完成16位有符號(hào)／無(wú)符號(hào)二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法，簡(jiǎn)化了部分積的符號(hào)擴(kuò)展，采用Wallace樹(shù)和超前進(jìn)位加法器來(lái)進(jìn)一步提高電路的運(yùn)算速度。本乘法器可以作為嵌入式CPU內(nèi)核的乘法單元，整個(gè)設(shè)計(jì)用VHDL語(yǔ)言實(shí)現(xiàn)。
上傳時(shí)間： 2013-12-23
上傳用戶(hù)：skfreeman
資源簡(jiǎn)介：大學(xué)VHDL語(yǔ)言實(shí)驗(yàn)大全,基于max-plus2平臺(tái),內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計(jì)數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長(zhǎng)江大學(xué)可編程器件實(shí)驗(yàn)箱,如要運(yùn)行在其他平臺(tái)上需要重新定義管腳
上傳時(shí)間： 2013-12-23
上傳用戶(hù)：qiaoyue
資源簡(jiǎn)介：這是用VHDL編寫(xiě)的四位加法器，請(qǐng)多指教
上傳時(shí)間： 2013-12-12
上傳用戶(hù)：yepeng139
資源簡(jiǎn)介：VHDL——N位加法器設(shè)計(jì)
上傳時(shí)間： 2013-12-20
上傳用戶(hù)：壞壞的華仔
資源簡(jiǎn)介：8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上傳時(shí)間： 2014-01-11
上傳用戶(hù)：qq521
