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  資源簡介：·Advanced ASIC Chip Synthesis Using Synopsys Design Compiler,Physical Compiler and Primetime

  標(biāo)簽： nbsp Synthesis Advanced Synopsys

  上傳時間： 2013-04-24

  上傳用戶：alia

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  資源簡介：32bits FIFO with synchronizer. pass the synthesis using Synopsys tools

  標(biāo)簽： synchronizer synthesis Synopsys using

  上傳時間： 2015-07-13

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• 比較經(jīng)典的使用Verilog RTL規(guī)范coding style的書。免費下載

  資源簡介：比較經(jīng)典的使用Verilog RTL規(guī)范coding style的書。

  標(biāo)簽： Verilog coding style RTL

  上傳時間： 2013-12-25

  上傳用戶：stampede

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  標(biāo)簽： Synthesis Advanced Synopsys Compiler

  上傳時間： 2017-04-04

  上傳用戶：lanwei

• MDIO Verilog RTL代碼，SOC可以通過MDIO接口來訪問外部PHY等慢速外設(shè)免費下載

  資源簡介：MDIO Verilog RTL代碼，SOC可以通過MDIO接口來訪問外部PHY等慢速外設(shè)

  標(biāo)簽： Verilog soc 接口

  上傳時間： 2022-06-26

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• Verilog and VHDL狀態(tài)機設(shè)計免費下載

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  標(biāo)簽： Verilog VHDL and 狀態(tài)

  上傳時間： 2013-12-19

  上傳用戶：change0329

• State Machine Coding Styles for Synthesis免費下載

  資源簡介：? 本文論述了狀態(tài)機的Verilog編碼風(fēng)格,以及不同編碼風(fēng)格的優(yōu)缺點，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state machine design using Verilog, VHDL and Synopsys tools. Steve's ...

  標(biāo)簽： Synthesis Machine Coding Styles

  上傳時間： 2013-10-15

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• Verilog RTL代碼新手上路教程免費下載

  資源簡介：通過學(xué)習(xí)本教程提供的各種RTL小型電路模塊的代碼并且觀察電路的RTL結(jié)構(gòu)和波形仿真的時序，可以快速的了解如何設(shè)計基本的電路組件

  標(biāo)簽： Verilog RTL 代碼 教程

  上傳時間： 2013-11-01

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  標(biāo)簽： Verilog RTL 代碼 教程

  上傳時間： 2014-01-24

  上傳用戶：13188549192

• State Machine Coding Styles for Synthesis免費下載

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  標(biāo)簽： Synthesis Machine Coding Styles

  上傳時間： 2013-10-12

  上傳用戶：sardinescn

• Designing a synchronous finite state machine (FSM) is a common task for a digital logic engineer. T免費下載

  資源簡介：Designing a synchronous finite state machine (FSM) is a common task for a digital logic engineer. This paper discusses a variety of issues regarding FSM design using Synopsys Design Compiler. Verilog and VHDL coding styles are presented...

  標(biāo)簽： synchronous Designing engineer digital

  上傳時間： 2014-01-17

  上傳用戶：dreamboy36

• 一種8位單片機中ALU的改進(jìn)設(shè)計免費下載

  資源簡介：文章提出了一種精簡指令集8 位單片機中, 算術(shù)邏輯單元的工作原理。在此基礎(chǔ)上, 對比傳統(tǒng)PIC 方案、以及在ALU 內(nèi)部再次采用流水線作業(yè)的332 方案、44 方案, 并用Synopsys 綜合工具實現(xiàn)了它們。綜合及仿真結(jié)果表明, 根據(jù)該單片機系統(tǒng)要求, 44 方案速度最高, 比3...

  標(biāo)簽： ALU 8位單片機

  上傳時間： 2013-10-18

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• VCS-Verilog compiled simulator是Synopsys公司的產(chǎn)品.其仿真速度相當(dāng)快,而且支持多種調(diào)用方式.該文檔是一個不錯的使用指南.免費下載

  資源簡介：VCS-Verilog compiled simulator是Synopsys公司的產(chǎn)品.其仿真速度相當(dāng)快,而且支持多種調(diào)用方式.該文檔是一個不錯的使用指南.

  標(biāo)簽： VCS-Verilog simulator compiled Synopsys

  上傳時間： 2014-11-17

  上傳用戶：lili123

• Verilog Coding Style for Efficient Digital Design免費下載

  資源簡介：? In this paper, we discuss efficient coding and design styles using Verilog. This can beimmensely helpful for any digital designer initiating designs. Here, we address different problems rangingfrom RTL-Gate Level simulation mismatch to...

  標(biāo)簽： Efficient Verilog Digital Coding

  上傳時間： 2013-11-22

  上傳用戶：han_zh

• Verilog Coding Style for Efficient Digital Design免費下載

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  標(biāo)簽： Efficient Verilog Digital Coding

  上傳時間： 2013-11-23

  上傳用戶：我干你啊

• 用Verilog編寫的網(wǎng)卡芯片rtl級。前仿后仿都通過了免費下載

  資源簡介：用Verilog編寫的網(wǎng)卡芯片rtl級。前仿后仿都通過了，可以在modelsim上運行察看

  標(biāo)簽： Verilog rtl 編寫 網(wǎng)卡芯片

  上傳時間： 2015-03-31

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• -- PCI Target Interface Design for XC73144 -- -- Synopsys VHDL Solution using Xilinx XC7000 Library免費下載

  資源簡介：-- PCI Target Interface Design for XC73144 -- -- Synopsys VHDL Solution using Xilinx XC7000 Library

  標(biāo)簽： Interface Synopsys Solution Library

  上傳時間： 2015-04-25

  上傳用戶：bruce

• 用Verilog編寫的pci——rtl級。免費下載

  資源簡介：用Verilog編寫的pci——rtl級。

  標(biāo)簽： Verilog pci rtl 編寫

  上傳時間： 2015-06-06

  上傳用戶：亞亞娟娟123

• 一個Verilog語言描寫的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard mem免費下載

  資源簡介：一個Verilog語言描寫的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard memory chip for storage.兩種方式,包含testbench

  標(biāo)簽： using Fifo registers declared

  上傳時間： 2015-12-15

  上傳用戶：Avoid98

• 想做一個合格的ic工程師么？這個文檔告訴你怎樣寫高質(zhì)量的rtl代碼。這是Synopsys注冊用戶才可下載的文檔免費下載

  資源簡介：想做一個合格的ic工程師么？這個文檔告訴你怎樣寫高質(zhì)量的rtl代碼。這是Synopsys注冊用戶才可下載的文檔

  標(biāo)簽： Synopsys rtl 文檔 工程師

  上傳時間： 2016-03-31

  上傳用戶：水中浮云

• this a Uart source code using Verilog.免費下載

  資源簡介：this a Uart source code using Verilog.

  標(biāo)簽： Verilog source using this

  上傳時間： 2016-05-19

  上傳用戶：zsjzc

• White paper - Comparison of VHDL, Verilog and SystemVerilog Good for one interetsted in using n of免費下載

  資源簡介：White paper - Comparison of VHDL, Verilog and SystemVerilog Good for one interetsted in using n of VHDL, Verilog and SystemVerilog languages

  標(biāo)簽： SystemVerilog interetsted Comparison Verilog

  上傳時間： 2013-12-21

  上傳用戶：yulg

• Using Verilog-A in Advanced Design System免費下載

  資源簡介：Using Verilog-A in Advanced Design System，英文版的關(guān)于Verilog_A的相關(guān)介紹。

  標(biāo)簽： Verilog-A Advanced Design System

  上傳時間： 2014-01-07

  上傳用戶：tb_6877751

• Full adder using Verilog免費下載

  資源簡介：Full adder using Verilog

  標(biāo)簽： Verilog adder using Full

  上傳時間： 2014-12-01

  上傳用戶：yuchunhai1990

• Synopsys的DesignWare庫中采用的brentkung高速加法器Verilog源代碼生成,附相關(guān)文檔免費下載

  資源簡介：Synopsys的DesignWare庫中采用的brentkung高速加法器Verilog源代碼生成,附相關(guān)文檔

  標(biāo)簽： DesignWare brentkung Synopsys Verilog

  上傳時間： 2016-08-15

  上傳用戶：cccole0605

• This is an extension of sign example. You can design your own traffic sign by using Verilog. And the免費下載

  資源簡介：This is an extension of sign example. You can design your own traffic sign by using Verilog. And the result from Verilog can be seen by the attached C file.

  標(biāo)簽： sign extension Verilog example

  上傳時間： 2016-10-12

  上傳用戶：haohaoxuexi

• Log Shifter Gate Level Design using Verilog(IC design Lab) and Lab Note免費下載

  資源簡介：Log Shifter Gate Level Design using Verilog(IC design Lab) and Lab Note

  標(biāo)簽： Lab Shifter Verilog Design

  上傳時間： 2016-12-01

  上傳用戶：cylnpy

• OVL——基于斷言的Verilog驗證 Verilog數(shù)字系統(tǒng)設(shè)計:RTL綜合、測試平臺與驗證免費下載

  資源簡介：OVL——基于斷言的Verilog驗證 Verilog數(shù)字系統(tǒng)設(shè)計:RTL綜合、測試平臺與驗證

  標(biāo)簽： Verilog Verilog OVL RTL

  上傳時間： 2014-01-07

  上傳用戶：familiarsmile

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  資源簡介：8051單片機源碼Verilog版本 包括rtl， testbench， synthesis

  標(biāo)簽： Verilog 8051 rtl 單片機

  上傳時間： 2014-01-14

  上傳用戶：yuanyuan123

• Free ehternet mac using Verilog downloaded in www.opencores.org免費下載

  資源簡介：Free ehternet mac using Verilog downloaded in www.opencores.org

  標(biāo)簽： downloaded opencores ehternet Verilog

  上傳時間： 2013-12-20

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