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• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘，有興趣的

  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-26

  上傳用戶：宋桃子

• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim

  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-07-21

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• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...

  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-10

  上傳用戶：hz07104032

• 采用Verilog HDL設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理免費(fèi)下載

  資源簡(jiǎn)介：采用Verilog HDL設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門控電路和譯碼電路

  標(biāo)簽： Verilog HDL 開發(fā)板 搶答器

  上傳時(shí)間： 2013-12-21

  上傳用戶：zgu489

• 使用FPGA控制蜂鳴器的程序,用Verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音免費(fèi)下載

  資源簡(jiǎn)介：使用FPGA控制蜂鳴器的程序,用Verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音

  標(biāo)簽： Verilog FPGA HDL 蜂鳴器

  上傳時(shí)間： 2013-12-21

  上傳用戶：wendy15

• 第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL免費(fèi)下載

  資源簡(jiǎn)介：第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的Verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯

  標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理 基本概念

  上傳時(shí)間： 2014-01-27

  上傳用戶：sclyutian

• 第一章 數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型免費(fèi)下載

  資源簡(jiǎn)介：第一章 數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的Verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯 第七章...

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  上傳時(shí)間： 2016-02-08

  上傳用戶：ardager

• 這個(gè)文件中使用Verilog hdl簡(jiǎn)單的利用基本運(yùn)算實(shí)現(xiàn)了微型的cpu設(shè)計(jì)開發(fā)過程免費(fèi)下載

  資源簡(jiǎn)介：這個(gè)文件中使用Verilog hdl簡(jiǎn)單的利用基本運(yùn)算實(shí)現(xiàn)了微型的cpu設(shè)計(jì)開發(fā)過程

  標(biāo)簽： Verilog hdl cpu 運(yùn)算

  上傳時(shí)間： 2016-08-24

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• 從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)和方法免費(fèi)下載

  資源簡(jiǎn)介：從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)和方法，結(jié)合DSP算法介紹Verilog HdL 設(shè)計(jì)。

  標(biāo)簽： Verilog HDL 算法設(shè)計(jì) 數(shù)字邏輯

  上傳時(shí)間： 2016-12-16

  上傳用戶：xiaohuanhuan

• Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真

  標(biāo)簽： Verilog hdl 語(yǔ)言 除法器

  上傳時(shí)間： 2013-12-17

  上傳用戶：Zxcvbnm

• 4位數(shù)字頻率計(jì)的Verilog HDL設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：4位數(shù)字頻率計(jì)的Verilog HDL設(shè)計(jì)，精度比較準(zhǔn)的

  標(biāo)簽： Verilog HDL 數(shù)字頻率計(jì)

  上傳時(shí)間： 2014-01-06

  上傳用戶：shus521

• 用Verilog HDL編寫的秒表設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫的秒表設(shè)計(jì)，可以實(shí)現(xiàn)百分之一秒，十分之一秒，秒，十秒等功能。

  標(biāo)簽： Verilog HDL 編寫 秒表設(shè)計(jì)

  上傳時(shí)間： 2017-07-09

  上傳用戶：離殤

• 常用模塊的Verilog-HDL設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：常用模塊的Verilog-HDL設(shè)計(jì)

  標(biāo)簽： Verilog-HDL 模塊

  上傳時(shí)間： 2020-03-20

  上傳用戶：966210

• 基于Verilog-HDL語(yǔ)言的時(shí)鐘設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog-HDL語(yǔ)言的時(shí)鐘設(shè)計(jì)這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！

  標(biāo)簽： Verilog hdl

  上傳時(shí)間： 2021-12-20

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• 這是一個(gè)Verilog HDL編寫的RISC cpu的程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)Verilog HDL編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。

  標(biāo)簽： Verilog RISC HDL cpu

  上傳時(shí)間： 2015-03-26

  上傳用戶：qiao8960

• 采用Verilog HDL設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：采用Verilog HDL設(shè)計(jì)，在Altera EP1S10S780C6開發(fā)板上實(shí)現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂曲

  標(biāo)簽： Verilog HDL

  上傳時(shí)間： 2015-04-11

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• 這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)免費(fèi)下載

  資源簡(jiǎn)介：這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌 HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并 夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。

  標(biāo)簽： Verilog HDL 華為 培訓(xùn)教程

  上傳時(shí)間： 2016-05-20

  上傳用戶：it男一枚

• 狀態(tài)機(jī)電路設(shè)計(jì)的電子書PDF教程免費(fèi)下載

  資源簡(jiǎn)介：狀態(tài)機(jī)電路設(shè)計(jì)的電子書PDF教程，比較詳細(xì)的說明了HDL語(yǔ)言設(shè)計(jì)狀態(tài)機(jī)電路的要領(lǐng)

  標(biāo)簽： 狀態(tài) 教程 電路設(shè)計(jì)

  上傳時(shí)間： 2017-02-17

  上傳用戶：1966640071

• FPGA Verilog HDL設(shè)計(jì)溫度傳感器ds18b20溫度讀取并通過lcd1620和數(shù)碼管顯示免費(fèi)下載

  資源簡(jiǎn)介：FPGA Verilog HDL設(shè)計(jì)溫度傳感器ds18b20溫度讀取并通過lcd1620和8位LED數(shù)碼管顯示的QUARTUS II 12.0工程文件，包括完整的設(shè)計(jì)文件.V源碼，可以做為你的學(xué)習(xí)及設(shè)計(jì)參考。module ds18b20lcd1602display ( Clk, Rst,? ? ? DQ,? ?//18B20數(shù)據(jù)端口 Txd,? ...

  標(biāo)簽： fpga Verilog hdl 溫度傳感器 ds18b20 lcd1620 數(shù)碼顯示

  上傳時(shí)間： 2022-01-30

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• AVR450為SLA、NiCd、NiMH 和Li-Ion 電池設(shè)計(jì)的充電器 PDF版免費(fèi)下載

  資源簡(jiǎn)介：AVR450為SLA、NiCd、NiMH 和Li-Ion 電池設(shè)計(jì)的充電器 PDF版

  標(biāo)簽： Li-Ion NiCd NiMH AVR

  上傳時(shí)間： 2013-07-02

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• Verilog HDL 編寫的PWM免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10

  標(biāo)簽： Verilog HDL PWM 編寫

  上傳時(shí)間： 2013-08-30

  上傳用戶：aa54

• 基于Verilog HDL語(yǔ)言的FPGA源程序免費(fèi)下載

  資源簡(jiǎn)介：本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。

  標(biāo)簽： Verilog FPGA HDL 語(yǔ)言

  上傳時(shí)間： 2013-09-01

  上傳用戶：1417818867

• Verilog HDL入門的教材免費(fèi)下載

  資源簡(jiǎn)介：本書是介紹Verilog HDL入門的教材，希望對(duì)各位朋友有用

  標(biāo)簽： Verilog HDL 教材

  上傳時(shí)間： 2014-01-07

  上傳用戶：xiaozhiqban

• Verilog HDL入門的教材免費(fèi)下載

  資源簡(jiǎn)介：本書是介紹Verilog HDL入門的教材，希望對(duì)各位朋友有用

  標(biāo)簽： Verilog HDL 教材

  上傳時(shí)間： 2015-01-01

  上傳用戶：gtzj

• 用Verilog HDL寫的操作SRAM的源碼免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL寫的操作SRAM的源碼

  標(biāo)簽： Verilog SRAM HDL 操作

  上傳時(shí)間： 2015-02-07

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• 我用過的Verilog hdl寫的SDRAM core源程序,經(jīng)過測(cè)試應(yīng)用免費(fèi)下載

  資源簡(jiǎn)介：我用過的Verilog hdl寫的SDRAM core源程序,經(jīng)過測(cè)試應(yīng)用

  標(biāo)簽： Verilog SDRAM core hdl

  上傳時(shí)間： 2015-03-31

  上傳用戶：15071087253

• HDL 編碼風(fēng)格與編碼指導(dǎo),介紹了詳細(xì)的vhdl和Verilog hdl語(yǔ)言的編程風(fēng)格免費(fèi)下載

  資源簡(jiǎn)介：HDL 編碼風(fēng)格與編碼指導(dǎo),介紹了詳細(xì)的vhdl和Verilog hdl語(yǔ)言的編程風(fēng)格

  標(biāo)簽： Verilog vhdl HDL hdl

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• 在顯示器上顯示漢字,在FPGA上實(shí)現(xiàn),使用Verilog HDL 設(shè)計(jì),完全可是直接使用免費(fèi)下載

  資源簡(jiǎn)介：在顯示器上顯示漢字,在FPGA上實(shí)現(xiàn),使用Verilog HDL 設(shè)計(jì),完全可是直接使用

  標(biāo)簽： Verilog FPGA HDL 顯示器

  上傳時(shí)間： 2014-09-04

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• Verilog HDL編寫的CPU模型免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫的CPU模型，很經(jīng)典，比較通用

  標(biāo)簽： Verilog HDL CPU 編寫

  上傳時(shí)間： 2013-12-24

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• Verilog HDL編寫的總線功能模型免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫的總線功能模型，十分有用，需要的下載

  標(biāo)簽： Verilog HDL 編寫 總線

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